JPH04117697A - マルチポートメモリ回路 - Google Patents
マルチポートメモリ回路Info
- Publication number
- JPH04117697A JPH04117697A JP2237583A JP23758390A JPH04117697A JP H04117697 A JPH04117697 A JP H04117697A JP 2237583 A JP2237583 A JP 2237583A JP 23758390 A JP23758390 A JP 23758390A JP H04117697 A JPH04117697 A JP H04117697A
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- JP
- Japan
- Prior art keywords
- boat
- port
- shared memory
- read
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチポートメモリ回路に関し、特に稼働
率の向上を実現できるマルチポートメモリ回路に関する
ものである。
率の向上を実現できるマルチポートメモリ回路に関する
ものである。
近年、情報処理システムの機能・性能に関する高度化の
要求はますます強くなり、システム全体に要求される機
能を機能分散方式を採り入れたマルチプロセッサシステ
ムにより実現しようとする傾向が高まっている。これは
１つのシステム内に複数のマイクロプロセッサ（以下、
ＭＰＵと称す）を取り込み、それぞれのＭＰＵ毎にサブ
システムを形成し、システムの稼働率を向上させたもの
である。これに伴い各ＭＰＵ間の情報伝達を行うマルチ
ポートメモリに対する需要が高まっている。
要求はますます強くなり、システム全体に要求される機
能を機能分散方式を採り入れたマルチプロセッサシステ
ムにより実現しようとする傾向が高まっている。これは
１つのシステム内に複数のマイクロプロセッサ（以下、
ＭＰＵと称す）を取り込み、それぞれのＭＰＵ毎にサブ
システムを形成し、システムの稼働率を向上させたもの
である。これに伴い各ＭＰＵ間の情報伝達を行うマルチ
ポートメモリに対する需要が高まっている。
第３図は従来の複数のＭＰＵ間のデータ転送を最も一般
的な汎用マルチポートメモリを用いて構成したマルチポ
ートメモリ回路を示す回路図であり、図において、１３
は共有メモリ領域、１１はパスラインＡを介して共有メ
モリ領域１３をＡポートから独立してアクセス可能なＭ
ＰＵＡ、ｔ２はパスラインＢを介して共有メモリ領域１
３をＢボートから独立してアクセス可能なＭＰＵＢ、３
１はＭＰＵＡ １１とＭＰＵ１１２が共存メモリ領域１
３の同一番地を選択した際のみ、アクセスポートの調停
を実施し、先着ポートにのみアクセスの優先権を与える
ボートアービトレーション機能である。
的な汎用マルチポートメモリを用いて構成したマルチポ
ートメモリ回路を示す回路図であり、図において、１３
は共有メモリ領域、１１はパスラインＡを介して共有メ
モリ領域１３をＡポートから独立してアクセス可能なＭ
ＰＵＡ、ｔ２はパスラインＢを介して共有メモリ領域１
３をＢボートから独立してアクセス可能なＭＰＵＢ、３
１はＭＰＵＡ １１とＭＰＵ１１２が共存メモリ領域１
３の同一番地を選択した際のみ、アクセスポートの調停
を実施し、先着ポートにのみアクセスの優先権を与える
ボートアービトレーション機能である。
次に動作について説明する。
アクセスボートＡ、 Ｂは、各々独立したパスライン
Ａ、Ｂを有し、個々に対応するＭＰＵＡ Ｉ ｌとＭＰ
Ｕ、１２からの動作命令に応動して、共有メモリ領域１
３に対してアクセスを要求する。
Ａ、Ｂを有し、個々に対応するＭＰＵＡ Ｉ ｌとＭＰ
Ｕ、１２からの動作命令に応動して、共有メモリ領域１
３に対してアクセスを要求する。
この場合、Ａ、 Ｂボートに接続されたＭＰＵＡ１１
、 ＭＰＵｅ ｌ ２は、それぞれ独立・非同期に共有
メモリ領域１３のアドレスを任意に選択し、各アクセス
ポートから任意に選択した共有メモリ領域１３のアドレ
スに対してデータの書き込み及び読み出しを行う。
、 ＭＰＵｅ ｌ ２は、それぞれ独立・非同期に共有
メモリ領域１３のアドレスを任意に選択し、各アクセス
ポートから任意に選択した共有メモリ領域１３のアドレ
スに対してデータの書き込み及び読み出しを行う。
また、ＭＰＵＡ １１．ＭＰＵ５ １２から共有メモリ
領域１３の同一番地か競合選択された場合には、アクセ
スポートＡ、、 Ｂのとちらかにアクセスの優先権を
与えるために、アクセスボート調停機能であるボートア
ービトレーション機能３１か働く。この場合、通例とし
ては共有メモリ領域１３に対するアクセスが先着したボ
ートに優先権が与えられ、後着側ボートのＭＰＵに対し
ては、該ＭＰＵの動作をアドレスの競合選択期間中−時
的にウェイト（停止）させるためのＢｕｓｙ信号か出力
される。
領域１３の同一番地か競合選択された場合には、アクセ
スポートＡ、、 Ｂのとちらかにアクセスの優先権を
与えるために、アクセスボート調停機能であるボートア
ービトレーション機能３１か働く。この場合、通例とし
ては共有メモリ領域１３に対するアクセスが先着したボ
ートに優先権が与えられ、後着側ボートのＭＰＵに対し
ては、該ＭＰＵの動作をアドレスの競合選択期間中−時
的にウェイト（停止）させるためのＢｕｓｙ信号か出力
される。
このように、ＭＰＵＡ １１とＭＰＵＢ１２からアクセ
スポートＡ、 Ｂを介して独立・非同期にアクセス可
能なため、Ａ、 Ｂボートからのアドレス設定により
共有メモリセル１３の同一番地か競合選択される可能性
かあり、この場合、Ａ、Ｂボートからのアクセスモード
の設定により下記４通りの基本動作が考えられる。
スポートＡ、 Ｂを介して独立・非同期にアクセス可
能なため、Ａ、 Ｂボートからのアドレス設定により
共有メモリセル１３の同一番地か競合選択される可能性
かあり、この場合、Ａ、Ｂボートからのアクセスモード
の設定により下記４通りの基本動作が考えられる。
（１） Ａポート−読み出し Ｂボート−読み出しく
２）Ａボート−読み出し Ｂボート−書き込み（３）Ａ
ポート−書き込み Ｂボート−読み出しく４）Ａボート
−書き込み Ｂボート−書き込みすなわち、（１）のよ
うに同一番地に対して、Ａ。
２）Ａボート−読み出し Ｂボート−書き込み（３）Ａ
ポート−書き込み Ｂボート−読み出しく４）Ａボート
−書き込み Ｂボート−書き込みすなわち、（１）のよ
うに同一番地に対して、Ａ。
Ｂポートか各々読み出しモードで動作している場合は、
双方に正しいデータか読み出され、特に問題は生じない
が、（２１，（３１のようにＡ、Ｂボートか異なるモー
ドで動作した場合には、書き込みは正しく行われるが、
逆ポートにおける読み出しデータが同一サイクル期間内
において、データの読み出し時点によって書き込み動作
以前のデータを読み出す可能性、または書き込み動作以
後のデータを読み出す可能性、またはちょうど書き込み
動作中の不安定なデータを読み出す可能性等が生じる。
双方に正しいデータか読み出され、特に問題は生じない
が、（２１，（３１のようにＡ、Ｂボートか異なるモー
ドで動作した場合には、書き込みは正しく行われるが、
逆ポートにおける読み出しデータが同一サイクル期間内
において、データの読み出し時点によって書き込み動作
以前のデータを読み出す可能性、または書き込み動作以
後のデータを読み出す可能性、またはちょうど書き込み
動作中の不安定なデータを読み出す可能性等が生じる。
また、（４）のようにＡ、 Ｂポートが書き込み動作
の場合には、互いに逆データを書き込んでメモリ内容か
不確定となる可能性が生ずる。
の場合には、互いに逆データを書き込んでメモリ内容か
不確定となる可能性が生ずる。
従来のマルチポートメモリ回路は以上のように構成され
ているので、共有メモリの同一番地が競合選択された場
合に、ボートアービトレーション機能で、アクセスポー
トの優先権を調停しなければならず、さらに上記アービ
トレーション機能の作用により共有メモリへのアクセス
要求が後着と判断されたＭＰＵ側はアドレスの競合選択
期間中に限りウェイト状態をとらなければならず、シス
テム全体の稼働率が低下するという問題点かあった。
ているので、共有メモリの同一番地が競合選択された場
合に、ボートアービトレーション機能で、アクセスポー
トの優先権を調停しなければならず、さらに上記アービ
トレーション機能の作用により共有メモリへのアクセス
要求が後着と判断されたＭＰＵ側はアドレスの競合選択
期間中に限りウェイト状態をとらなければならず、シス
テム全体の稼働率が低下するという問題点かあった。
二の発明は上記のような問題点を解消するためになされ
たもので、共有メモリの競合選択時に、ＭＰＵの動作を
ウェイト状態（停止）する必要がなく、ＭＰＵの稼働率
の向上か実現できるマルチポートメモリ回路を得ること
を目的とする。
たもので、共有メモリの競合選択時に、ＭＰＵの動作を
ウェイト状態（停止）する必要がなく、ＭＰＵの稼働率
の向上か実現できるマルチポートメモリ回路を得ること
を目的とする。
この発明に係るマルチポートメモリ回路は、共有メモリ
セル領域を複数にバンク分割し、上記各々の共有メモリ
セル領域に対する書き込み及び読み出し用のアクセスポ
ートを固定したものである。
セル領域を複数にバンク分割し、上記各々の共有メモリ
セル領域に対する書き込み及び読み出し用のアクセスポ
ートを固定したものである。
この発明においては、共有メモリセル領域を複数にバン
ク分割し、上記各々の共有メモリセル領域に対する書き
込み及び読み出し用のアクセスポートを固定するように
したから、アクセスボート調停のためのボートアービト
レション機能を不要とてき、これに伴いＭＰＵへのウェ
イト要求出力信号も省略でき端子数を減らすことができ
るとともに、ＭＰＵにウェイト状態か生じないことから
ＭＰＵ自体の稼働率を向上することかできる。
ク分割し、上記各々の共有メモリセル領域に対する書き
込み及び読み出し用のアクセスポートを固定するように
したから、アクセスボート調停のためのボートアービト
レション機能を不要とてき、これに伴いＭＰＵへのウェ
イト要求出力信号も省略でき端子数を減らすことができ
るとともに、ＭＰＵにウェイト状態か生じないことから
ＭＰＵ自体の稼働率を向上することかできる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の実施例によるマルチポートメモリ回路の構
成図であり、図において、第３図と同一符号は同−又は
相当部分を示し、また１４はＡボートからは書込み動作
のみを実施し、Ｂボートからは読出し動作のみを実施す
る第１の共有メモリ領域、１５はＡポートからは読出し
動作のみを実施し、Ｂボートからは書込み動作のみを実
施する第２の共有メモリ領域である。
図は本発明の実施例によるマルチポートメモリ回路の構
成図であり、図において、第３図と同一符号は同−又は
相当部分を示し、また１４はＡボートからは書込み動作
のみを実施し、Ｂボートからは読出し動作のみを実施す
る第１の共有メモリ領域、１５はＡポートからは読出し
動作のみを実施し、Ｂボートからは書込み動作のみを実
施する第２の共有メモリ領域である。
また、第２図は第１図に示す構成図を具体的に示した回
路図であり、図において、２１はＡ、 Ｂボートから
アクセス可能な共有メモリ領域、２２は共有メモリ領域
２Ｉ内てＡボートからは書き込みのみ、Ｂボートからは
読み出しのみを行う第１の共有メモリセル領域、２３は
共有メモリ領域２１内でＡボートからは読み出しのみ、
Ｂポートからは書き込みのみを行う第２の共存メモリセ
ル領域、２４はアクセスボートＡ、 Ｂから独立・非
同期に読み出し、書き込みを可能とするため、１本のア
ドレス線と２本のデータ線を２組持つ１ビット分の共有
メモリセル、２５はＡボートからのデータ書き込み制御
回路、２６はＢボートへのデータ読み出し制御回路、２
７はＡポートへのデータ読み出し制御回路、２８はＢボ
ートからのデータ書き込み制御回路である。
路図であり、図において、２１はＡ、 Ｂボートから
アクセス可能な共有メモリ領域、２２は共有メモリ領域
２Ｉ内てＡボートからは書き込みのみ、Ｂボートからは
読み出しのみを行う第１の共有メモリセル領域、２３は
共有メモリ領域２１内でＡボートからは読み出しのみ、
Ｂポートからは書き込みのみを行う第２の共存メモリセ
ル領域、２４はアクセスボートＡ、 Ｂから独立・非
同期に読み出し、書き込みを可能とするため、１本のア
ドレス線と２本のデータ線を２組持つ１ビット分の共有
メモリセル、２５はＡボートからのデータ書き込み制御
回路、２６はＢボートへのデータ読み出し制御回路、２
７はＡポートへのデータ読み出し制御回路、２８はＢボ
ートからのデータ書き込み制御回路である。
次に動作について説明する。
第２図に示すようにＡ、８２つのボートから独立・非同
期に書き込み・読み出し動作が可能な共有メモリ領域２
１において、Ａ、 ＢボートのＭＰＵの書き込み及び読
み出し要求に応動して、Ａボートのデータ書き込み制御
回路２５．Ｂボートのデータ書き込み制御回路２８．Ａ
ボートのデータ読み出し制御回路２６．Ｂボートのデー
タ読み出し制御回路２７のうち、どれか２つか作用し、
各ボートのアドレス線により選択されたメモリセルに対
してデータの書き込み又は読み出し動作を行う。ただし
、同一ボートのデータ書き込み制御回路とデータ読み出
し制御回路は同時にＯＮ状態とはならない。
期に書き込み・読み出し動作が可能な共有メモリ領域２
１において、Ａ、 ＢボートのＭＰＵの書き込み及び読
み出し要求に応動して、Ａボートのデータ書き込み制御
回路２５．Ｂボートのデータ書き込み制御回路２８．Ａ
ボートのデータ読み出し制御回路２６．Ｂボートのデー
タ読み出し制御回路２７のうち、どれか２つか作用し、
各ボートのアドレス線により選択されたメモリセルに対
してデータの書き込み又は読み出し動作を行う。ただし
、同一ボートのデータ書き込み制御回路とデータ読み出
し制御回路は同時にＯＮ状態とはならない。
この場合、両ボートからの、アクセスモードの設定によ
り下記４通りの基本動作か考えられる。
り下記４通りの基本動作か考えられる。
（１）Ａボート−読み出し Ｂホード−読み出しく２）
Ａポート−読み出し Ｂホード−書き込み（３）Ａボー
ト−書き込み Ｂボート−読み出しく４）Ａボート−書
き込み Ｂホード−書き込み上記４通りの基本動作のう
ち、（１１のようにＡ、 Ｂポート共に読み出し、ま
たは（４）のようにＡ、Ｂボート共に書き込みというよ
うに同一命令を実行しているときには、同一アドルスが
選択されることはない。特に（４）のようにＡ、Ｂボー
ト共に書き込み動作にてアクセスした場合にも共有メモ
リの同一番地が選択されないため、書き込み動作の衝突
が回避できる。また（２＋、 （３）のように一方のボ
ートが書き込み、もう一方のボートが読み出しにてアク
セスした場合には、Ａ、Ｂボートからのアドルスか競合
選択される可能性があり、読み出し動作中のボート出力
データが逆ボートの書き込み動作により同一サイクル期
間中に変化することがあるが、この問題点はソフト上に
て出力データを２回読みしてデータの確定を判断するこ
とにより回避できる。
Ａポート−読み出し Ｂホード−書き込み（３）Ａボー
ト−書き込み Ｂボート−読み出しく４）Ａボート−書
き込み Ｂホード−書き込み上記４通りの基本動作のう
ち、（１１のようにＡ、 Ｂポート共に読み出し、ま
たは（４）のようにＡ、Ｂボート共に書き込みというよ
うに同一命令を実行しているときには、同一アドルスが
選択されることはない。特に（４）のようにＡ、Ｂボー
ト共に書き込み動作にてアクセスした場合にも共有メモ
リの同一番地が選択されないため、書き込み動作の衝突
が回避できる。また（２＋、 （３）のように一方のボ
ートが書き込み、もう一方のボートが読み出しにてアク
セスした場合には、Ａ、Ｂボートからのアドルスか競合
選択される可能性があり、読み出し動作中のボート出力
データが逆ボートの書き込み動作により同一サイクル期
間中に変化することがあるが、この問題点はソフト上に
て出力データを２回読みしてデータの確定を判断するこ
とにより回避できる。
このように本実施例によれば、共有メモリセル領域を複
数にバンク分割し、上記各々の共有メモリセル領域に対
する書き込み及び読み出し用のアクセスポートを固定し
たから、共有メモリの同一番地が競合選択された際に一
方のＭＰＵの動作を一時的に停止させる必要がなくなり
、ＭＰＵの稼働率を向上できる。
数にバンク分割し、上記各々の共有メモリセル領域に対
する書き込み及び読み出し用のアクセスポートを固定し
たから、共有メモリの同一番地が競合選択された際に一
方のＭＰＵの動作を一時的に停止させる必要がなくなり
、ＭＰＵの稼働率を向上できる。
なお、上記実施例では共有メモリ領域２１をＡポートか
らは書き込み動作のみ、Ｂボートからは読み出し動作の
みを行う第１のメモリ領域２２、Ａボートからは読み出
し動作のみ、Ｂボートからは書き込み動作のみを行う第
２のメモリ領域２３とに分割したことにより、データの
受は渡しは、書き込み動作ボートから入力され共有メモ
リを介し、読み出し動作ボートへ出力される一方向の流
れてあったが、これに加え書込み動作ボート自身にも書
き込んだデータを読み出せる機能を付加してもよく、上
記実施例と同様の効果を奏する。
らは書き込み動作のみ、Ｂボートからは読み出し動作の
みを行う第１のメモリ領域２２、Ａボートからは読み出
し動作のみ、Ｂボートからは書き込み動作のみを行う第
２のメモリ領域２３とに分割したことにより、データの
受は渡しは、書き込み動作ボートから入力され共有メモ
リを介し、読み出し動作ボートへ出力される一方向の流
れてあったが、これに加え書込み動作ボート自身にも書
き込んだデータを読み出せる機能を付加してもよく、上
記実施例と同様の効果を奏する。
以上のように本発明のマルチポートメモリ回路によれば
、共有メモリセル領域を複数にバンク分割し、上記各々
の共有メモリセル領域に対する書き込み及び読み出し用
のアクセスボートを固定したから、共有メモリの同一番
地が競合選択された際に一方のＭＰＵの動作を一時的に
停止させる必要がなくなり、ＭＰＵの稼働率を向上でき
、またアクセスボート調停のためのポートアービトレシ
ョン機能を不要とでき、これに伴いＭＰＵへのウェイト
要求出力信号も省略でき端子数を減らすことができる効
果かある。
、共有メモリセル領域を複数にバンク分割し、上記各々
の共有メモリセル領域に対する書き込み及び読み出し用
のアクセスボートを固定したから、共有メモリの同一番
地が競合選択された際に一方のＭＰＵの動作を一時的に
停止させる必要がなくなり、ＭＰＵの稼働率を向上でき
、またアクセスボート調停のためのポートアービトレシ
ョン機能を不要とでき、これに伴いＭＰＵへのウェイト
要求出力信号も省略でき端子数を減らすことができる効
果かある。
第１図はこの発明の一実施例による２ボ一トメモリ回路
を示す構成図、第２図は第１図の２ポ一トメモリ回路を
具体的に示す回路図、第３図は従来の最も一般的な２ポ
一トメモリ回路の構成図である。 図において、１１はＭＰＵＡ、１２はＭＰＵＢ、１３は
共有メモリ領域、１４は第１の共有メモリ領域、１５は
第２の共有メモリ領域、２２は第１の共有メモリセル領
域、２３は第２の共有メモリセル領域、２４は１ビット
分の共有メモリセル、２５はＡボートデータ書き込み制
御回路、２６はＢボートデータ読み出し制御回路、２７
はＡポートデータ読み出し制御回路、２８はＢボートデ
ータ書き込み制御回路、３１はボートアービトレーショ
ン機能である。 なお図中同一符号は同−又は相当部分を示す。
を示す構成図、第２図は第１図の２ポ一トメモリ回路を
具体的に示す回路図、第３図は従来の最も一般的な２ポ
一トメモリ回路の構成図である。 図において、１１はＭＰＵＡ、１２はＭＰＵＢ、１３は
共有メモリ領域、１４は第１の共有メモリ領域、１５は
第２の共有メモリ領域、２２は第１の共有メモリセル領
域、２３は第２の共有メモリセル領域、２４は１ビット
分の共有メモリセル、２５はＡボートデータ書き込み制
御回路、２６はＢボートデータ読み出し制御回路、２７
はＡポートデータ読み出し制御回路、２８はＢボートデ
ータ書き込み制御回路、３１はボートアービトレーショ
ン機能である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）２つ以上のアクセスポートと、該アクセスポート
よりアクセスを要求される共有メモリセル領域とを有す
るマルチポートメモリ回路において、上記共有メモリセ
ル領域をバンク分割して形成した複数の分割メモリ領域
と、 上記各分割メモリ領域に対する書き込み及び読み出し用
の上記アクセスポートを固定する手段とを備えたことを
特徴とするマルチポートメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237583A JPH04117697A (ja) | 1990-09-07 | 1990-09-07 | マルチポートメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237583A JPH04117697A (ja) | 1990-09-07 | 1990-09-07 | マルチポートメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04117697A true JPH04117697A (ja) | 1992-04-17 |
Family
ID=17017471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2237583A Pending JPH04117697A (ja) | 1990-09-07 | 1990-09-07 | マルチポートメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04117697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100813133B1 (ko) * | 2006-11-22 | 2008-03-17 | 엠텍비젼 주식회사 | 듀얼 포트 메모리 장치, 이를 가지는 메모리 시스템 및듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적사용방법 |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
-
1990
- 1990-09-07 JP JP2237583A patent/JPH04117697A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100813133B1 (ko) * | 2006-11-22 | 2008-03-17 | 엠텍비젼 주식회사 | 듀얼 포트 메모리 장치, 이를 가지는 메모리 시스템 및듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적사용방법 |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
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