JPH01181225A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH01181225A JPH01181225A JP63005076A JP507688A JPH01181225A JP H01181225 A JPH01181225 A JP H01181225A JP 63005076 A JP63005076 A JP 63005076A JP 507688 A JP507688 A JP 507688A JP H01181225 A JPH01181225 A JP H01181225A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- gate
- level power
- channel mos
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術 （第９〜１６図）発明が
解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の第１実施例 （第１．２図）本発明の第
２実施例 （第３図）本発明の第３実施例
（第４図）本発明の第４実施例 （第５図）本
発明の第５実施例 （第６図）本発明の第６実施
例 （第７図）本発明の第７実施例 （第
８図）発明の効果 〔概 要〕 論理回路に関し、 スイッチング過渡期の貫通電流を少なくして低速動作時
の電力消費を抑制することを目的とし、高レベル電源に
接続された少な（とも１つのＰチャネルＭＯＳトランジ
スタと、低レベル電源に接続された少なくとも１つのＮ
チャネルＭＯＳトランジスタと、を備え、該トランジス
タの何れか一方が導通すると高レベル電源若しくは低レ
ベル電源を論理出力として出力する論理回路において、
前記ＰチャネルＭＯＳトランジスタと高レベル電源の間
、若しくはＮチャネルＭＯＳトランジスタと低レベル電
源の間に抵抗可変手段を設け、該抵抗可変手段は、所定
の制御信号に従って該トランジスタへの電源供給経路抵
抗を増大させるように構成している。
解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の第１実施例 （第１．２図）本発明の第
２実施例 （第３図）本発明の第３実施例
（第４図）本発明の第４実施例 （第５図）本
発明の第５実施例 （第６図）本発明の第６実施
例 （第７図）本発明の第７実施例 （第
８図）発明の効果 〔概 要〕 論理回路に関し、 スイッチング過渡期の貫通電流を少なくして低速動作時
の電力消費を抑制することを目的とし、高レベル電源に
接続された少な（とも１つのＰチャネルＭＯＳトランジ
スタと、低レベル電源に接続された少なくとも１つのＮ
チャネルＭＯＳトランジスタと、を備え、該トランジス
タの何れか一方が導通すると高レベル電源若しくは低レ
ベル電源を論理出力として出力する論理回路において、
前記ＰチャネルＭＯＳトランジスタと高レベル電源の間
、若しくはＮチャネルＭＯＳトランジスタと低レベル電
源の間に抵抗可変手段を設け、該抵抗可変手段は、所定
の制御信号に従って該トランジスタへの電源供給経路抵
抗を増大させるように構成している。
本発明は、論理回路に関し、詳しくは、高速動作型の論
理ゲートを低速動作で用いる場合、該ゲートへの電源供
給経路の抵抗を増大し、スイッチング過渡期の貫通電流
を少なくして低速動作時の電力消費を抑制した論理回路
に関する。
理ゲートを低速動作で用いる場合、該ゲートへの電源供
給経路の抵抗を増大し、スイッチング過渡期の貫通電流
を少なくして低速動作時の電力消費を抑制した論理回路
に関する。
近時、Ｖ Ｌ Ｓ Ｉ （Ｖｅｒｙ Ｌａｒｇｅ ５
ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）技術の発展に伴っ
て集積回路のカスタム化が行われており、ゲートアレイ
はカスタムＩＣを作るうえで重要な役割を担っている。
ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）技術の発展に伴っ
て集積回路のカスタム化が行われており、ゲートアレイ
はカスタムＩＣを作るうえで重要な役割を担っている。
ゲートアレイは、共通の基板上にＣＭＯ３やＥＣＬ等の
基本セルを配列したマスタウェーハを予め大量に製造し
、ユーザからの受注の都度、少量のマスタウェーハを取
り出してこれに対しユーザ要求に応じた配線を行うこと
により、多品種少量のカスタムＩＣを作るものである。
基本セルを配列したマスタウェーハを予め大量に製造し
、ユーザからの受注の都度、少量のマスタウェーハを取
り出してこれに対しユーザ要求に応じた配線を行うこと
により、多品種少量のカスタムＩＣを作るものである。
例えば、ＣＭＯＳゲートアレイの場合、配線前の基本セ
ルはそれぞれ一対のＮチャネルＭＯＳトランジスタとＰ
チャネルＭＯＳトランジスタからなり、これらのトラン
ジスタを組み合わせたり、あるいは複数の基本セルのト
ランジスタを組み合わせたりして所望の論理ゲートを得
ることができる。
ルはそれぞれ一対のＮチャネルＭＯＳトランジスタとＰ
チャネルＭＯＳトランジスタからなり、これらのトラン
ジスタを組み合わせたり、あるいは複数の基本セルのト
ランジスタを組み合わせたりして所望の論理ゲートを得
ることができる。
第９〜１６図はこのようにして作られた各種論理ゲート
を示している。第９図はＰチャネルＭＯ≦トランジスタ
（以下、ＰＭＯ３という）Ｑｌ とＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯ３という）Ｑ２とにより作ら
れたインバータゲート１を示し、その記号を第１０図に
示す、第１１図はＰＭＯ８Ｑ３、Ｑ４およびＮ Ｍ Ｏ
Ｓ Ｑｓ 、Ｑ＆により作られた２人力ＮＡＮＤゲート
２を示し、その記号を第１２図に示す、第１３図はＰ
Ｍ ＯＳ Ｑ’ｔ 、ＱｓおよびＮＭＯ８Ｑ９、ＱＩｏ
により作られた２人力ＮＯＲゲート３を示し、その記号
を第１４図に示す。
を示している。第９図はＰチャネルＭＯ≦トランジスタ
（以下、ＰＭＯ３という）Ｑｌ とＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯ３という）Ｑ２とにより作ら
れたインバータゲート１を示し、その記号を第１０図に
示す、第１１図はＰＭＯ８Ｑ３、Ｑ４およびＮ Ｍ Ｏ
Ｓ Ｑｓ 、Ｑ＆により作られた２人力ＮＡＮＤゲート
２を示し、その記号を第１２図に示す、第１３図はＰ
Ｍ ＯＳ Ｑ’ｔ 、ＱｓおよびＮＭＯ８Ｑ９、ＱＩｏ
により作られた２人力ＮＯＲゲート３を示し、その記号
を第１４図に示す。
第１５図はＰ Ｍ ＯＳ Ｑ ｒ ｒ 〜Ｑ ＋ ｘお
よびＮ Ｍ ＯＳ Ｑ ｒ ａ〜Ｑ０により作られた２
人力０Ｒ−ＮＡＮＤ複合ゲート４を示し、その記号を第
１６図に示す、なお、第９〜１６図において、Ｖｃｃは
高レベル電源、Ｇは低レベル電源（接地電位）、Ａ、Ｂ
、Ｃは入力端子、Ｘは出力端子を表す。
よびＮ Ｍ ＯＳ Ｑ ｒ ａ〜Ｑ０により作られた２
人力０Ｒ−ＮＡＮＤ複合ゲート４を示し、その記号を第
１６図に示す、なお、第９〜１６図において、Ｖｃｃは
高レベル電源、Ｇは低レベル電源（接地電位）、Ａ、Ｂ
、Ｃは入力端子、Ｘは出力端子を表す。
一方、このようにして作られた論理ゲートは、用途によ
って高速のスイッチングスピードが要求され、例えば、
高速演算や画情処理等の用途ではこの傾向が強い、そこ
で、基本セルを構成する各トランジスタのディメンショ
ンを大きくし、容量性負荷を高速にドライブできるよう
にしてそのスイッチングスピードの高速化を図っている
。
って高速のスイッチングスピードが要求され、例えば、
高速演算や画情処理等の用途ではこの傾向が強い、そこ
で、基本セルを構成する各トランジスタのディメンショ
ンを大きくし、容量性負荷を高速にドライブできるよう
にしてそのスイッチングスピードの高速化を図っている
。
しかしながら、このような従来のゲートアレイにあって
は、その基本セルを、近時の高速化要求に対応するディ
メンションの大きなトランジスタによって構成していた
ため、例えば、それ程の高速さを要しない論理ゲートを
上記基本セルで構成した場合、スイッチング過渡期に流
れる電源電流のピーク値（いわゆる貫通電流）が大きく
、低速動作時の電力消費を抑制することが困難であると
いった問題点があった。
は、その基本セルを、近時の高速化要求に対応するディ
メンションの大きなトランジスタによって構成していた
ため、例えば、それ程の高速さを要しない論理ゲートを
上記基本セルで構成した場合、スイッチング過渡期に流
れる電源電流のピーク値（いわゆる貫通電流）が大きく
、低速動作時の電力消費を抑制することが困難であると
いった問題点があった。
本発明は、このような問題点に鑑みてなされたもので、
論理ゲートの電源供給経路の抵抗を必要に応じて増大さ
せることにより、スイッチング過渡期の貫通電流を少な
くし、低速動作時の電力消費を抑制することを目的とし
ている。
論理ゲートの電源供給経路の抵抗を必要に応じて増大さ
せることにより、スイッチング過渡期の貫通電流を少な
くし、低速動作時の電力消費を抑制することを目的とし
ている。
本発明では、上記目的を達成するために、高レベル電源
に接続された少なくとも１つのＰチャネルＭＯＳトラン
ジスタと、低レベル電源に接続された少なくとも１つの
ＮチャネルＭＯＳトランジスタと、を備え、該トランジ
スタの何れか一方が導通すると高レベル電源若しくは低
レベル電源を論理出力として出力する論理回路において
、前記ＰチャネルＭＯＳトランジスタと高レベル電源の
間、若しくはＮチャネルＭＯ３Ｉ−ランジスタと低レベ
ル電源の間に抵抗可変手段を設け、該抵抗可変手段は、
所定の制御信号に従って該トランジスタへの電源供給経
路抵抗を増大させるように構成している。
に接続された少なくとも１つのＰチャネルＭＯＳトラン
ジスタと、低レベル電源に接続された少なくとも１つの
ＮチャネルＭＯＳトランジスタと、を備え、該トランジ
スタの何れか一方が導通すると高レベル電源若しくは低
レベル電源を論理出力として出力する論理回路において
、前記ＰチャネルＭＯＳトランジスタと高レベル電源の
間、若しくはＮチャネルＭＯ３Ｉ−ランジスタと低レベ
ル電源の間に抵抗可変手段を設け、該抵抗可変手段は、
所定の制御信号に従って該トランジスタへの電源供給経
路抵抗を増大させるように構成している。
本発明では、抵抗可変手段に所定の制御信号を加えると
、ＰチャネルＭＯ５）ランジスタおよびＮチャネルＭＯ
Ｓトランジスタへの電流供給経路の抵抗が増大され、ま
た、所定の制御信号を加えないと、該抵抗は最小値に置
かれる。
、ＰチャネルＭＯ５）ランジスタおよびＮチャネルＭＯ
Ｓトランジスタへの電流供給経路の抵抗が増大され、ま
た、所定の制御信号を加えないと、該抵抗は最小値に置
かれる。
したがって、上記ＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタを用いて高速の論理ゲー
トを組む場合は、所定の制御信号を加えないようにして
スイッチング速度の高速化を図り、一方、低速の論理ゲ
ートを組む場合は、所定の制御信号を加えてスイッチン
グ過渡時の貫通電流を抑制させることができる。
ＮチャネルＭＯＳトランジスタを用いて高速の論理ゲー
トを組む場合は、所定の制御信号を加えないようにして
スイッチング速度の高速化を図り、一方、低速の論理ゲ
ートを組む場合は、所定の制御信号を加えてスイッチン
グ過渡時の貫通電流を抑制させることができる。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る論理回路の一実施例を示す図であ
り、ＣＭＯＳゲートアレイに適用した例である。
り、ＣＭＯＳゲートアレイに適用した例である。
まず、構成を説明する。第１図において、１０はＣＭＯ
Ｓゲートアレイの基本セルを用いて構成されたインバー
タゲートであり、インバータゲート１０はＰチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯ８という）にｈ＋およ
びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯ３とい
う）Ｑ、により構成されている。Ｑｔｔのソースは接地
電位（低レベル電源）Ｇに接続され、Ｑｏのドレインは
Ｑ富、のソースに接続されている。Ｑ□およびＱｏのゲ
ートは共通にされ、また、Ｑ□のドレインはＣＭＯＳゲ
ートアレイの基本セルに新たに設けられた抵抗可変手段
としてのデプレッションＰチャネルＭＯＳトランジスタ
（以下、デプレッションＰＭＯ３という）Ｑ−３のソー
スに接続されている。デプレッションＰＭＯ３Ｑｚｓの
ドレインは高レベル電源Ｖｃｃに接続され、このデプレ
ッシシンＰＭＯ３Ｑ富、のドレイン−ソース間を介して
上記Ｑ□、Ｑ２゜にドレイン電流が供給される。なお、
Ａは入力端子、Ｘは出力端子を表す。
Ｓゲートアレイの基本セルを用いて構成されたインバー
タゲートであり、インバータゲート１０はＰチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯ８という）にｈ＋およ
びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯ３とい
う）Ｑ、により構成されている。Ｑｔｔのソースは接地
電位（低レベル電源）Ｇに接続され、Ｑｏのドレインは
Ｑ富、のソースに接続されている。Ｑ□およびＱｏのゲ
ートは共通にされ、また、Ｑ□のドレインはＣＭＯＳゲ
ートアレイの基本セルに新たに設けられた抵抗可変手段
としてのデプレッションＰチャネルＭＯＳトランジスタ
（以下、デプレッションＰＭＯ３という）Ｑ−３のソー
スに接続されている。デプレッションＰＭＯ３Ｑｚｓの
ドレインは高レベル電源Ｖｃｃに接続され、このデプレ
ッシシンＰＭＯ３Ｑ富、のドレイン−ソース間を介して
上記Ｑ□、Ｑ２゜にドレイン電流が供給される。なお、
Ａは入力端子、Ｘは出力端子を表す。
次に、作用を説明する。
一般に、デプレッション型のＭＯＳトランジスタは、ド
レイン−ゲート間電圧ＶＤ３を一定にしてゲート電圧Ｖ
。を変化させると、このゲート電圧ｖｅｓの変化、すな
わち、チャネル抵抗の変化に応じてドレイン電流１１が
コントロールされる。例・えば、第２図に示すデプレッ
ションＮチャネルＭＯＳトランジスタの特性図によれば
、Ｖゎ、’４５Ｖで一定のとき、ＶａＳが＋５ＶとＯｖ
の間で変化すると、■、はおよそ６ｍＡと１ｍＡの２つ
の値を取る。すなわち、ｖｏをＯｖにしたとき！、は少
なく流れ、また＋５■にしたときはおよそ５倍のＩ、が
流れる。なお、デプレッションＰチャネルＭＯＳトラン
ジスタの場合でも上記同様にＩＤの変化が見られるが、
この場合、Ｖａｓ”” ＋ ５ Ｖで１゜が少なく流れ
、ＯｖでＩわが増加するといったように上記Ｎチャネル
と反対の動作となる。
レイン−ゲート間電圧ＶＤ３を一定にしてゲート電圧Ｖ
。を変化させると、このゲート電圧ｖｅｓの変化、すな
わち、チャネル抵抗の変化に応じてドレイン電流１１が
コントロールされる。例・えば、第２図に示すデプレッ
ションＮチャネルＭＯＳトランジスタの特性図によれば
、Ｖゎ、’４５Ｖで一定のとき、ＶａＳが＋５ＶとＯｖ
の間で変化すると、■、はおよそ６ｍＡと１ｍＡの２つ
の値を取る。すなわち、ｖｏをＯｖにしたとき！、は少
なく流れ、また＋５■にしたときはおよそ５倍のＩ、が
流れる。なお、デプレッションＰチャネルＭＯＳトラン
ジスタの場合でも上記同様にＩＤの変化が見られるが、
この場合、Ｖａｓ”” ＋ ５ Ｖで１゜が少なく流れ
、ＯｖでＩわが増加するといったように上記Ｎチャネル
と反対の動作となる。
今、ユーザから低速型の回路要求があった場合、デプレ
ッションＰＭＯＳＱｚ、のゲートを高レベル電源Ｖｃｃ
に配線する。これにより、デプレッションＰ ＭＯＳ
Ｑｚｓのゲートには高レベル電源Ｖｃｃが所定の制御信
号Ｓとして加えられ、デプレッションＰＭＯ３Ｑ＊ｓの
！わ、すなわち、Ｑ□の■。が少ないものとなる。そし
て、インバータゲートｌＯの入力端子Ａに入力された論
理信号が論理“０”のとき、Ｑ！ｌがＯＮＬ、この少な
いｌｆｌをもって出力端子Ｘ以降の容量性負荷をドライ
ブすることとなる。また、スイッチング過渡時にはＱ□
およびＱｏの双方が共にＯＮする期間があり、このとき
、双方のトランジスタを通して大きな貫通電流が流れ、
省電力化の障害となっていた０本実施例ではインバータ
ゲート１０を流れるスイッチング過渡時の貫通電流が上
記少ない１０によって抑制されるので、低速動作時の電
力消費を抑制することができる。
ッションＰＭＯＳＱｚ、のゲートを高レベル電源Ｖｃｃ
に配線する。これにより、デプレッションＰ ＭＯＳ
Ｑｚｓのゲートには高レベル電源Ｖｃｃが所定の制御信
号Ｓとして加えられ、デプレッションＰＭＯ３Ｑ＊ｓの
！わ、すなわち、Ｑ□の■。が少ないものとなる。そし
て、インバータゲートｌＯの入力端子Ａに入力された論
理信号が論理“０”のとき、Ｑ！ｌがＯＮＬ、この少な
いｌｆｌをもって出力端子Ｘ以降の容量性負荷をドライ
ブすることとなる。また、スイッチング過渡時にはＱ□
およびＱｏの双方が共にＯＮする期間があり、このとき
、双方のトランジスタを通して大きな貫通電流が流れ、
省電力化の障害となっていた０本実施例ではインバータ
ゲート１０を流れるスイッチング過渡時の貫通電流が上
記少ない１０によって抑制されるので、低速動作時の電
力消費を抑制することができる。
一方、ユーザから高速型の回路要求があった場合には、
デプレッションＰ Ｍ ＯＳ Ｑ ｔ ｓのケートヲ低
レベル電源（Ｇ）に接続することにより、このデプレッ
ションＰ Ｍ ＯＳ Ｑｚｓの■。を大きくすることが
できるので、インバータゲート１０のスイッチング速度
を高速化することができる。
デプレッションＰ Ｍ ＯＳ Ｑ ｔ ｓのケートヲ低
レベル電源（Ｇ）に接続することにより、このデプレッ
ションＰ Ｍ ＯＳ Ｑｚｓの■。を大きくすることが
できるので、インバータゲート１０のスイッチング速度
を高速化することができる。
なお、上記実施例では、論理ゲートをインバータとした
が、これに限らず、ＣＭＯＳゲートアレイで作られる他
の各種論理ゲートや論理ゲートの組み合わせであっても
よい。
が、これに限らず、ＣＭＯＳゲートアレイで作られる他
の各種論理ゲートや論理ゲートの組み合わせであっても
よい。
第３図は、本発明に係る論理回路の第２実施例を示す図
であり、論理ゲートを２人力ＮＡＮＤゲート１１とした
例である。
であり、論理ゲートを２人力ＮＡＮＤゲート１１とした
例である。
２人力ＮＡＮＤゲート１１はＰ Ｍ ＯＳ Ｑｚａ、Ｑ
２゜およびＮＭＯ３Ｑｇｉ、Ｑ２．により構成され、Ｐ
ＭＯ５−Ｑｔａ、Ｑ−３の共通にされたドレインと高レ
ベル定電源Ｖｃｃの間にデプレッションＰＭＯ３（抵抗
可変手段）Ｑ２．を設けている。そして、２人力ＮＡＮ
Ｄゲート１１が低速型要求の場合、デプレッションＰＭ
Ｏ３Ｑｚａのゲートが高レベル電源Ｖｃｃに接続され、
また高速型要求の場合、低レベル電源（Ｇ）に接続され
る。
２゜およびＮＭＯ３Ｑｇｉ、Ｑ２．により構成され、Ｐ
ＭＯ５−Ｑｔａ、Ｑ−３の共通にされたドレインと高レ
ベル定電源Ｖｃｃの間にデプレッションＰＭＯ３（抵抗
可変手段）Ｑ２．を設けている。そして、２人力ＮＡＮ
Ｄゲート１１が低速型要求の場合、デプレッションＰＭ
Ｏ３Ｑｚａのゲートが高レベル電源Ｖｃｃに接続され、
また高速型要求の場合、低レベル電源（Ｇ）に接続され
る。
第４図は、本発明に係る論理回路の第３実施例を示す図
であり、論理ゲートを２人力ＮＯＲゲート１２とした例
である。
であり、論理ゲートを２人力ＮＯＲゲート１２とした例
である。
２人力ＮＯＲゲート１２はＰ Ｍ ＯＳ Ｑｚｑ、Ｑ、
。およびＮ Ｍ ＯＳ ＱＳ１、Ｑｓｚにより構成され
、ＰＭＯＳＱｔ、と高レベル電源ＶｃｃＯ間にデプレッ
ションＰＭＯ３（抵抗可変手段）Ｑ３３を設けている。
。およびＮ Ｍ ＯＳ ＱＳ１、Ｑｓｚにより構成され
、ＰＭＯＳＱｔ、と高レベル電源ＶｃｃＯ間にデプレッ
ションＰＭＯ３（抵抗可変手段）Ｑ３３を設けている。
そして、２人力ＮＯＲゲート１２が低速型要求の場合、
デプレッションＰ Ｍ ＯＳ Ｑｓ３のゲートが高レベ
ル電源Ｖｃｃに接続され、また高速型要求の場合、低レ
ベル電源（Ｇ）に接続される。
デプレッションＰ Ｍ ＯＳ Ｑｓ３のゲートが高レベ
ル電源Ｖｃｃに接続され、また高速型要求の場合、低レ
ベル電源（Ｇ）に接続される。
第５図は、本発明に係る論理回路の第４実施例を示す図
であり、論理ゲートを２人力０Ｒ−ＮＡＮＤ複合ゲート
１３とした例である。
であり、論理ゲートを２人力０Ｒ−ＮＡＮＤ複合ゲート
１３とした例である。
２人力０Ｒ−ＮＡＮＤ複合ゲート１３はＰＭＯ３Ｑ４４
〜Ｑ４＆およびＮＭＯＳ Ｑ４？〜Ｑ４９により構成さ
れ、ＰＭＯ３Ｑ４４、Ｑ４ｓの共通にされたドレインと
高レベル電源ＶｃｃＯ間にはデプレッションＰＭＯ３（
抵抗可変手段）ＱＳ。が設けられている。
〜Ｑ４＆およびＮＭＯＳ Ｑ４？〜Ｑ４９により構成さ
れ、ＰＭＯ３Ｑ４４、Ｑ４ｓの共通にされたドレインと
高レベル電源ＶｃｃＯ間にはデプレッションＰＭＯ３（
抵抗可変手段）ＱＳ。が設けられている。
そして、２人力ＯＲ−ＮＡＮＤ複合ゲート１３が低速型
要求の場合、デプレッションＰＭＯ３Ｑｓ。のゲートが
高レベル電源Ｖｃｃに接続され、また、高速型要求の場
合、低レベル電源（Ｇ）に接続される。
要求の場合、デプレッションＰＭＯ３Ｑｓ。のゲートが
高レベル電源Ｖｃｃに接続され、また、高速型要求の場
合、低レベル電源（Ｇ）に接続される。
なお、上記第１〜４実施例では論理ゲートと高レベル電
源ＶｃｃＯ間に抵抗可変手段としてのデプレッションＰ
ＭＯ３Ｑ＊ｓ、Ｑ２１、Ｑｏ、Ｑ、。を設けているが、
本発明はこれに限らず、例えば、論理ゲートと低レベル
電源（Ｇ）の間に抵抗可変手段を設けてもよい。
源ＶｃｃＯ間に抵抗可変手段としてのデプレッションＰ
ＭＯ３Ｑ＊ｓ、Ｑ２１、Ｑｏ、Ｑ、。を設けているが、
本発明はこれに限らず、例えば、論理ゲートと低レベル
電源（Ｇ）の間に抵抗可変手段を設けてもよい。
第６図は、本発明に係る論理回路の第５実施例を示す図
である０、本実施例では、Ｐ Ｍ ＯＳ Ｑ ｓ Ｉお
よびＮＭＯ３Ｑｓｇにより構成されたインバータゲート
１４と低レベル電源（Ｇ）の間に抵抗可変手段としての
デプレッションＮチャネルＭＯＳトランジスタ（以下、
デプレッションＮＭＯ３という）Ｑａｓを設けている。
である０、本実施例では、Ｐ Ｍ ＯＳ Ｑ ｓ Ｉお
よびＮＭＯ３Ｑｓｇにより構成されたインバータゲート
１４と低レベル電源（Ｇ）の間に抵抗可変手段としての
デプレッションＮチャネルＭＯＳトランジスタ（以下、
デプレッションＮＭＯ３という）Ｑａｓを設けている。
そして、インバータゲート１４が低速型要求の場合、デ
プレッションＮＭＯ３Ｑ□のゲートが低レベル電源（Ｇ
）に接続され、また、高速型要求の場合、高レベル電源
Ｖｃｃに接続される。このようにしても、第１実施例と
同様の効果を得ることができる。
プレッションＮＭＯ３Ｑ□のゲートが低レベル電源（Ｇ
）に接続され、また、高速型要求の場合、高レベル電源
Ｖｃｃに接続される。このようにしても、第１実施例と
同様の効果を得ることができる。
なお、論理ゲートはインバータゲートに限らず、前記各
実施例のＮＡＮＤゲートや２人力ＮＯＲゲートおよび２
人力０Ｒ−ＮＡＮＤ複合ゲートあるいは他の組み合わせ
論理ゲートにも適用できることは勿論である。
実施例のＮＡＮＤゲートや２人力ＮＯＲゲートおよび２
人力０Ｒ−ＮＡＮＤ複合ゲートあるいは他の組み合わせ
論理ゲートにも適用できることは勿論である。
また、上記各実施例のデプレッションＰ（あるいはＮ）
チャネルＭＯＳトランジスタと並列に同一チャネルのエ
ンハンスメントＭＯＳトランジスタを接続し、これら双
方のゲートを接続することにより、高速動作時の１゜を
更に大きくすることができる。
チャネルＭＯＳトランジスタと並列に同一チャネルのエ
ンハンスメントＭＯＳトランジスタを接続し、これら双
方のゲートを接続することにより、高速動作時の１゜を
更に大きくすることができる。
すなわち、第７図に本発明の第６実施例を示すように、
論理ゲート１６と高レベル電源Ｖｃｃの間にデプレッシ
ョンＰＭＯ３（抵抗可変手段）Ｑ、４を設けた場合には
、このデプレッションＰＭＯ３ＱＳ４と並列にエンハン
スメントＰ Ｍ ＯＳ Ｑｓｓを接続し、双方のトラン
ジスタのゲートを接続する。
論理ゲート１６と高レベル電源Ｖｃｃの間にデプレッシ
ョンＰＭＯ３（抵抗可変手段）Ｑ、４を設けた場合には
、このデプレッションＰＭＯ３ＱＳ４と並列にエンハン
スメントＰ Ｍ ＯＳ Ｑｓｓを接続し、双方のトラン
ジスタのゲートを接続する。
あるいは、第８図に本発明の第７実施例を示すように論
理ゲー）１７と低レベル電源（Ｇ）の間にデプレッショ
ンＮＭＯ３（抵抗可変手段）Ｑｌ＆を設けた場合には、
このデプレッションＮＭＯＳ Ｑｌ、と並列にエンハン
スメントＮＭＯ３Ｑ！ｌ？を接続し、双方のトランジス
タのゲートを接続する。このような第６および第７実施
例によれば、デプレッションＰＭＯ３Ｑｓａおよびデプ
レッションＮＭＯ８ＱＳｔｈの１゜が大きくなるような
電圧がゲートに加えられたとき、すなわち、高速動作時
、これらに並列にされたエンハンスメントＰＭＯ３Ｑ、
ＳおよびエンハンスメントＮ Ｍ ＯＳ ＱｓＪ’ＯＮ
シ、論理ゲートに加えられる電源供給の経路が、デプ
レッションＰ Ｍ ＯＳ ＱｓａとエンハンスメントＰ
ＭＯ３ＱＳＳおよびデプレッションＮＭＯ３Ｑｓ＆とエ
ンハンスメントＮ Ｍ ＯＳ Ｑｓｙの各々のチャネル
となり、この間の経路抵抗が小さなものに抑えられる。
理ゲー）１７と低レベル電源（Ｇ）の間にデプレッショ
ンＮＭＯ３（抵抗可変手段）Ｑｌ＆を設けた場合には、
このデプレッションＮＭＯＳ Ｑｌ、と並列にエンハン
スメントＮＭＯ３Ｑ！ｌ？を接続し、双方のトランジス
タのゲートを接続する。このような第６および第７実施
例によれば、デプレッションＰＭＯ３Ｑｓａおよびデプ
レッションＮＭＯ８ＱＳｔｈの１゜が大きくなるような
電圧がゲートに加えられたとき、すなわち、高速動作時
、これらに並列にされたエンハンスメントＰＭＯ３Ｑ、
ＳおよびエンハンスメントＮ Ｍ ＯＳ ＱｓＪ’ＯＮ
シ、論理ゲートに加えられる電源供給の経路が、デプ
レッションＰ Ｍ ＯＳ ＱｓａとエンハンスメントＰ
ＭＯ３ＱＳＳおよびデプレッションＮＭＯ３Ｑｓ＆とエ
ンハンスメントＮ Ｍ ＯＳ Ｑｓｙの各々のチャネル
となり、この間の経路抵抗が小さなものに抑えられる。
したがって、高速動作時に充分な電源電流が供給され、
スイッチングスピードが向上する。−方、デプレッショ
ンＰ Ｍ ＯＳ ＱｓａおよびデプレッションＮＭＯ３
Ｑｓｉの！。が小さくなるような電圧がゲートに加えら
れると、すなわち、低速動作時、これらに並列にされた
エンハンスメントＰＭＯ３Ｑｓｓおよびエンハンスメン
トＮＭＯ３Ｑｓ？がＯＦＦとなるので、低速型の要求時
には、このエンハンスメントＰ Ｍ ＯＳ Ｑｓｓおよ
びエンハンスメン） Ｎ Ｍ ＯＳ Ｑ Ｓ ？は作用
せず、前記各実施例と同様にスイッチング過渡時の貫通
電流が抑制される。
スイッチングスピードが向上する。−方、デプレッショ
ンＰ Ｍ ＯＳ ＱｓａおよびデプレッションＮＭＯ３
Ｑｓｉの！。が小さくなるような電圧がゲートに加えら
れると、すなわち、低速動作時、これらに並列にされた
エンハンスメントＰＭＯ３Ｑｓｓおよびエンハンスメン
トＮＭＯ３Ｑｓ？がＯＦＦとなるので、低速型の要求時
には、このエンハンスメントＰ Ｍ ＯＳ Ｑｓｓおよ
びエンハンスメン） Ｎ Ｍ ＯＳ Ｑ Ｓ ？は作用
せず、前記各実施例と同様にスイッチング過渡時の貫通
電流が抑制される。
このように上記各実施例では、論理ゲートと高レベル電
源ＶＣＣ％あるいは論理ゲートと低レベル電源（Ｇ）と
の間の電源供給経路に、デプレッションＰチャネルＭＯ
ＳトランジスタあるいはデプレッションＮチャネルＭＯ
Ｓトランジスタを設け、低速動作要求時、このデプレッ
ションＭＯＳトランジスタのチャネル抵抗を増大させて
これらのトランジスタを流れ葛ドレイン電流■。を小さ
（している、したがって、論理ゲートへの電源供給経路
の抵抗が、低速動作要求時に増大し、スイッチング過渡
時における貫通電流を抑制して省電力化を図ることがで
きる。
源ＶＣＣ％あるいは論理ゲートと低レベル電源（Ｇ）と
の間の電源供給経路に、デプレッションＰチャネルＭＯ
ＳトランジスタあるいはデプレッションＮチャネルＭＯ
Ｓトランジスタを設け、低速動作要求時、このデプレッ
ションＭＯＳトランジスタのチャネル抵抗を増大させて
これらのトランジスタを流れ葛ドレイン電流■。を小さ
（している、したがって、論理ゲートへの電源供給経路
の抵抗が、低速動作要求時に増大し、スイッチング過渡
時における貫通電流を抑制して省電力化を図ることがで
きる。
なお、上記各実施例では、電源経路に設けられたデプレ
ッションＰチャネルＭＯＳトランジスタあるいはデプレ
ッションＮチャネルＭＯＳトランジスタのゲートと高レ
ベル電源Ｖｃｃ、あるいは低レベル電源ＣＧ）との間の
配線を変更して低速動作要求および高速動作要求に応え
ているが、これに限らず、“ｌ”、“０”に変化するコ
ントロール信号（所定の制御信号）を外部で生成し、例
えば、デプレッションＰチャネルＭＯＳトランジスタに
あっては、高速動作時“０” （“θ″＝Ｏｖ）、低速
動作時“１″ （“１”−十５ｖ）をゲートに印加する
ようにしてもよい。
ッションＰチャネルＭＯＳトランジスタあるいはデプレ
ッションＮチャネルＭＯＳトランジスタのゲートと高レ
ベル電源Ｖｃｃ、あるいは低レベル電源ＣＧ）との間の
配線を変更して低速動作要求および高速動作要求に応え
ているが、これに限らず、“ｌ”、“０”に変化するコ
ントロール信号（所定の制御信号）を外部で生成し、例
えば、デプレッションＰチャネルＭＯＳトランジスタに
あっては、高速動作時“０” （“θ″＝Ｏｖ）、低速
動作時“１″ （“１”−十５ｖ）をゲートに印加する
ようにしてもよい。
本発明によれば、論理ゲートの電源供給経路の抵抗を、
必要に応じて増大させることができるので、スイッチン
グ過渡時の貫通電流を少なくすることができ、低速動作
時の電力消費を抑制することができる。
必要に応じて増大させることができるので、スイッチン
グ過渡時の貫通電流を少なくすることができ、低速動作
時の電力消費を抑制することができる。
第１．２図は本発明の第１実施例を示す図であり、
第１図はその回路図、
第２図はそのデプレッションＭＯＳトランジスタの特性
図、 第３図は本発明の第２実施例を示すその回路図、第４図
は本発明の第３実施例を示すその回路図、第５図は本発
明の第４実施例を示すその回路図、第６図は本発明の第
５実施例を示すその回路図、第７図は本発明の第６実施
例を示すその回路図、第８図は本発明の第７実施例を示
すその回路図、第９〜１６図は従来の各種論理ゲートの
回路および記号をそれぞれ示す図である。 Ｖｃｃ・・・・・・高レベル電源、 Ｇ・・・・・・低レベル電源、 Ｑ＊Ｉｓ Ｑｚｓｓ Ｑｚｓ−、ＱｚｑＳＱａａＳＱ４
Ｓ％ Ｑｓｔ・・・・・・ＰＭＯ３゜ ＱｔｇＳＱｇｔ、０３１％ Ｑｓｚ、 Ｑａｓ、Ｑ４９
、Ｑｓｚ・・・・・・ＮＭＯ３゜ Ｑｏ、Ｑｏ、Ｑ３３、Ｑｓｏ、Ｑ、４・・・・・・デプ
レッションＰＭＯ３（抵抗可変手段）、 Ｑ ５２ 、、 Ｑ Ｓ ＆・・・・・・デプレッショ
ンＮＭＯＳ（抵抗可変手段）。
図、 第３図は本発明の第２実施例を示すその回路図、第４図
は本発明の第３実施例を示すその回路図、第５図は本発
明の第４実施例を示すその回路図、第６図は本発明の第
５実施例を示すその回路図、第７図は本発明の第６実施
例を示すその回路図、第８図は本発明の第７実施例を示
すその回路図、第９〜１６図は従来の各種論理ゲートの
回路および記号をそれぞれ示す図である。 Ｖｃｃ・・・・・・高レベル電源、 Ｇ・・・・・・低レベル電源、 Ｑ＊Ｉｓ Ｑｚｓｓ Ｑｚｓ−、ＱｚｑＳＱａａＳＱ４
Ｓ％ Ｑｓｔ・・・・・・ＰＭＯ３゜ ＱｔｇＳＱｇｔ、０３１％ Ｑｓｚ、 Ｑａｓ、Ｑ４９
、Ｑｓｚ・・・・・・ＮＭＯ３゜ Ｑｏ、Ｑｏ、Ｑ３３、Ｑｓｏ、Ｑ、４・・・・・・デプ
レッションＰＭＯ３（抵抗可変手段）、 Ｑ ５２ 、、 Ｑ Ｓ ＆・・・・・・デプレッショ
ンＮＭＯＳ（抵抗可変手段）。
Claims (2)
- （１）高レベル電源に接続された少なくとも１つのＰチ
ャネルＭＯＳトランジスタと、 低レベル電源に接続された少なくとも１つのＮチャネル
ＭＯＳトランジスタと、を備え、該トランジスタの何れ
か一方が導通すると高レベル電源若しくは低レベル電源
を論理出力として出力する論理回路において、 前記ＰチャネルＭＯＳトランジスタと高レベル電源の間
、 若しくはＮチャネルＭＯＳトランジスタと低レベル電源
の間に抵抗可変手段を設け、 該抵抗可変手段は、所定の制御信号に従って該トランジ
スタへの電源供給経路抵抗を増大させることを特徴とす
る論理回路。 - （２）前記抵抗可変手段は、デプレッショントランジス
タからなり、該トランジスタは、前記所定の制御信号に
従ってチャネル抵抗を増大させることを特徴とする特許
請求の範囲第１項記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005076A JPH01181225A (ja) | 1988-01-13 | 1988-01-13 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005076A JPH01181225A (ja) | 1988-01-13 | 1988-01-13 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181225A true JPH01181225A (ja) | 1989-07-19 |
Family
ID=11601299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005076A Pending JPH01181225A (ja) | 1988-01-13 | 1988-01-13 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181225A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0983344A (ja) * | 1995-09-13 | 1997-03-28 | Nec Corp | インバータ回路 |
| US6696865B2 (en) | 1992-04-14 | 2004-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| JP2016081347A (ja) * | 2014-10-17 | 2016-05-16 | 旭化成エレクトロニクス株式会社 | 電圧検出回路およびｉｃチップ |
| US11533051B2 (en) | 2020-11-24 | 2022-12-20 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
-
1988
- 1988-01-13 JP JP63005076A patent/JPH01181225A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696865B2 (en) | 1992-04-14 | 2004-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6970019B2 (en) | 1992-04-14 | 2005-11-29 | Masashi Horiguchi | Semiconductor integrated circuit device having power reduction mechanism |
| US7312640B2 (en) | 1992-04-14 | 2007-12-25 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
| US7750668B2 (en) | 1992-04-14 | 2010-07-06 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
| JPH0983344A (ja) * | 1995-09-13 | 1997-03-28 | Nec Corp | インバータ回路 |
| JP2016081347A (ja) * | 2014-10-17 | 2016-05-16 | 旭化成エレクトロニクス株式会社 | 電圧検出回路およびｉｃチップ |
| US11533051B2 (en) | 2020-11-24 | 2022-12-20 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5808483A (en) | Logic circuit utilizing pass transistors and logic gate | |
| KR920004341B1 (ko) | 반도체집적회로의 출력회로 | |
| US4445051A (en) | Field effect current mode logic gate | |
| US6281711B1 (en) | Semiconductor integrated circuit device having power reduction mechanism | |
| JPS62221219A (ja) | 論理回路 | |
| US4725982A (en) | Tri-state buffer circuit | |
| JP3070373B2 (ja) | レベルシフタ回路 | |
| JPH06232707A (ja) | しきい値制御された集積回路用入力回路 | |
| JP2000174610A (ja) | レベルシフタ回路およびそれを用いた半導体装置 | |
| JPH0252460B2 (ja) | ||
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JPS60167523A (ja) | 低電力ｃｍｏｓ集積回路 | |
| JPS594890B2 (ja) | デイジタル回路 | |
| JPH0355912A (ja) | ヒステリシス回路 | |
| JP3612991B2 (ja) | 出力バッファ回路 | |
| JPH0237833A (ja) | 出力回路 | |
| JPH01272230A (ja) | 半導体回路装置 | |
| JPS63283315A (ja) | 出力バッファ回路 | |
| JPH0456513A (ja) | 論理回路 | |
| JPS6299978A (ja) | 出力バツフア回路 | |
| JPH0244415A (ja) | 出力バツフア回路 | |
| JPS60180330A (ja) | Ｃｍｏｓレシオ回路 | |
| JPS60140586A (ja) | メモリ回路 | |
| JPH05206832A (ja) | 出力バッファ回路 | |
| JP2000196437A (ja) | 半導体集積回路 |