JPS60140586A

JPS60140586A - メモリ回路

Info

Publication number: JPS60140586A
Application number: JP58247008A
Authority: JP
Inventors: Yasuo Akatsuka; 赤塚　泰生
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-12-28
Filing date: 1983-12-28
Publication date: 1985-07-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は、メモリ回路、特に動作速度及び消費電力が可
変である集積化されたメモリ回路に関する。

（従来技術）集積回路化されたメモリ（以下、ＩＣメモリという。）
は近年性能が改善され、動作速度については高速化の一
途’１ｉｌ−７’Ｃどっているが、その応用面から見た
場合、必ずしも高速動作だけが必要とされる性能ではな
く、むしろ速度よりも消費電力が少いことが必要である
場合も多い。すなわち、ＩＣメモリヲ応用するシステム
の性格に応じて適当な動作速度と消費心力が選ばれる。

一方、ＩＣメモリは技術の進歩に伴い、その速度・電力
積は小さくなって向上していく傾向にあるが、第１図に
示すように、同一技術レベルのものであれば、その速度
・電力積はほぼ一定になるという基本的な法則が一般的
に認められる。

さて、ＩＣメモリの製造業者は、上記したような応用面
からの要求を満たすべく、同一技術レベルであって速度
及び心力の異なるＩＣメモリを複数品種設計製造して来
た。

しかし、この場合、製造規模の拡大によるコストダウン
、いわゆる量産効果が出にくいという欠点があった。あ
るいは、多くのユーザーの要求をすべて満たすにはあま
りに多くの品種を取揃える必要がちるという欠点があっ
た。

（発明の目的）本発明の目的は、上記欠点を取除き、動作速度と消費電
力については、ユーザー側で自由に可変可能なメモリ回
路を提供することにある。

（発明の構成）本発明のメモリ回路は、少くとも一つの制御端子と、該
制御端子に印加される制御信号レベルに応じて動作速度
及び消費心力を可変とする速度・電力制御手段とを含む
ことから構成される。

（実施例）以下１本発明の実施例について図面ｔ−参照して説明す
る。

第２図は本発明の第１の実施例の要部を示す回路図でち
る。

本実施例は、一つの制御端子ｌと、この制御端子ｌに印
加される制御信号ＣＰのレベルに応じて動作速度及び消
費電力を可変とする速度・電力制御手段２とを含むこと
から構成される。

速度・′１力制御手段２は、ドレインが電源Ｖｃｃに、
ゲートが制御端子１に共通接続され、ソースがそれぞれ
メモリ回路を構成する回路ブロックＣＢ１．ＣＢｚ、・
・・、ＣＢＮに接続されたディプレッション型ＭＯ８）
ランジスタＱｔ＋　Ｑ”ｅ・・・＋　ＱＮからなってい
る。ここで回路ブロックＣＤＩ、、ＣＢ２．　。

・・・、ＣＢＮは、具体的には例えば、アドレスバッフ
ァ、デコーダ等を表わす。

本実施例によると、各回路ブロックＣＢ１．ＣＢｚ・・
・、ＣＢＮへの電力供給は、電源Ｖｃｃからそれぞれ各
ＬＶＩＯ８）ランジスタＱｌ、　Ｑ２・・・＊ＱＮ’ｅ
通して行われる。

従って、制御信号ＣＰの信号レベルに応じてトランジス
タＱｔ、　Ｑ２＊・・・ＱＮのオン抵抗が変化し、制御
信号ＣＰの信号レベルが高くなると、オン抵抗は下がり
、第３図の特性図に示すように、消費心力が増加して動
作速度は速くなる。

第４図は本発明の第２の実施例の要部を示すブロック図
である。

本実施例は、二つの制御端子１’、１“と、この制御端
子１′、ｌ“に印加される制御信号ＣＰ　１゜ＣＦ２の
レベルに応じて動作速度及び消費電力を可変とする速度
・電力制御手段２′とを含むことから構成される。

速度・′成力制御手段２′は、電源Ｖｃｃと各回路ブロ
ックＣＢＩ、ＣＢ２．・・・、ＣＢＮ間にそれぞれ波列
接続された各３個のディプレッション型ＭＯＳトランジ
スタ（Ｑｌｌ、Ｑｔ２．Ｑｔ３　）、（Ｑ２１゜Ｑ２２
．Ｑ２３）、°°、（ＱＮｌ、ＱＮ２．ＱＮ３）からな
る回路からなり、ＭＯＳトランジスタＱ”ｍＱ２１．・
・・ＩＱＮＩのゲートはバッファＢ１ｕ介して制御端子
１′に、ＭＯＳ）ランジスタＱ１２１Ｑ２２．・・・１
ＱＮ２のゲートは接地電位に、ＭＯＳトランジスタＱ１
Ｂ、Ｑ２１１．−・・、ＱＮ３のゲートはバッファＢ２
ｔｌ−介して制御卸端子１“にそれぞれ接続されること
からなっている。

すなわち、本実施例におｈては、各回路ブロックＣＢＩ
、ＣＢ２．・・・、ＣＢＮへの電力共給金、各３個のＭ
ＯＳトランジスタ（Ｑｌｌ、　Ｑｔ　２．　Ｑｔ　ｓ　
）。

（Ｑ２１．　Ｑ２２．　Ｑ２　：ｌ　）　、・−・、（
ＱＮＩ、　ＱＮ２．　Ｑ）ｌ　）を通して行うようにし
たものである。

従って、制御信号ＣＰＩ、ＣＰ２の論理レベル０．１”
に応じて、動作速度、消費電力が変化する。例えば制御
信号ＣＰＩ、ＣＰ２が共に０”の場合が最も低速かつ低
消費電力となる。

第ぢ図は、制御信号ＣＰＩ、ＣＰ２の論理レベルに対す
る動作速度、消費電力の特性値示す図で、上記のことが
良く示されている。

なお、本発明は上記の実施例に限定されることなく１例
えば制＃端子を増やすとか、他の適切な回路を用いても
同様である。

（発明の効果）以上、詳細に説明したように、本発明によるメモリ回路
は、ｒｌｉｔ制御信号に印加するレペ々によりその動作
速度、消費電力が可変であるので、ユーザー側が必要に
応じてその直ヲ自由に設定できるという効果ヲ有してお
り、実用上の効果は大である。

【図面の簡単な説明】

第１図は動作速度と消費電力の関係を示す特性図、第２
図は本発明の第１の実施例の要部を示す回路図、第３図
はその特性図、第４図は本発明の第２の実施例の要部を
示す回路図、第５図はその特性値を示す図である。１．１’、１“・・・・・・制御端子、２．　２’・・
・・・・速度・電力制御手段、８１．Ｂ２・・・・・・
バッファ、ＣＢ　ｌ、　ＣＢ　２．−・・、　ＣＢＮ・
・・・−回路フｏ　ｙ　り、ＣＰ。ＣＰＩ、ＣＰ２・・・・・・制御信号、Ｑｌｌ　ＱＫ、
・・；　ＱＫ　Ｑ”＋Ｑｌ　２１　Ｑｌ　：ｌ、　ＱＫ
　１．　ＱＫ　２６　ＱＫ　３１・・；　ＱＮＩ、拳２
．拳３・・・・・・ディプレッション型ＭＯＳトランジ
スタ消ｆ−電ガ峯１回￥２珂ｃｐのＬへ１し早３割事ダ回

Claims

【特許請求の範囲】

（１）　少くとも一つの制御端子と、該制御端子に印加
される制御信号のレベルに応じて動作速度及び消費電力
を可変とする速度・電力制御手段とを含むことを特徴と
するメモリ回路。
（２）速度・電力制御手段が、ドレインが電源にゲート
が制御端子に共通接続され、ソースがそれぞれメモリ回
路を構成するＮ（Ｎ２２）個の回路ブロックに接続され
たＮ個のディプレッション型ＭＯ８）ランジスタからな
る特許請求の範囲＠（１）項記載のメモリ回路。
（３）速度・電力制御手段が、電源とメモリ回路を構成
するＮ（Ｎ２２）個の回路ブロック間にそれぞれ接続さ
れた第１．第２．第３のディプレッション型ＭＯ８）ラ
ンジスタの並列接続からなるＮ個の回路からなり、前記
第１のＭＯＳ）ランジスタのゲートは第１のバッファを
介して第１の制ｆ４瑞子に、前記第２のＭＯＳ）ランジ
スタのゲートは接地電位に、前ｉ己第３のＭＯＳ）ラン
ジスタのゲートは第２のバッファを介して第２の制御端
子にそれぞれ接続されてなる特許請求の範囲第（１）項
記載のメモリ回路。