JPH0456513A - 論理回路 - Google Patents
論理回路Info
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- JPH0456513A JPH0456513A JP2167703A JP16770390A JPH0456513A JP H0456513 A JPH0456513 A JP H0456513A JP 2167703 A JP2167703 A JP 2167703A JP 16770390 A JP16770390 A JP 16770390A JP H0456513 A JPH0456513 A JP H0456513A
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- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、論理回路に関するものである。
従来の技術
近年、半導体集積回路装置の高集積化が目覚ましく進ん
でいる。その時、集積回路装置で使用される論理回路を
高速にかつ安定に動作させることが重要な技術である。
でいる。その時、集積回路装置で使用される論理回路を
高速にかつ安定に動作させることが重要な技術である。
第９図（Ａ）は、従来の論理回路の一般例を示す図で、
第９図（Ｂ）は、第９図（Ａ）の一実施例として論理和
の否定回路を示す図で、第９図（Ｃ）は、第９図（Ｂ）
の実施例の信号波形図である。第９図（Ｂ）においてＱ
ｐＨ，Ｑｐ１２はＰチャンネル型ＭＯＳトランジスタ、
Ｑｎｌｌ、Ｑｎ１２はＮチャンネル型ＭＯＳトランジス
タ、ＰＬはＰチャンネル型ＭＯＳ）ランジスタで構成さ
れた回路フロック、ＮＬはＮチャンネル型ＭＯＳトラン
ジスタで構成された回路ブロック、■工ないしＩｍ（ｍ
は自然数）はＰチャンネル型ＭＯＳ）ランジスタで構成
された回路ブロックＰＬに対する入力信号、Ｉ工ないし
Ｉｎ（ｎは自然数）はＮチャンネル型ＭＯＳトランジス
タで構成された回路ブロックＮＬに対する入力信号、０
は出力信号、ＶＣＣは電源電圧、ＶＳＳは接地電圧、Ｉ
ＮＶは否定回路である。従来の論理回路の一般例として
は、第９図（Ａ）のように、複数個の入力信号群が入力
された複数個のＰチャンネル型ＭＯＳトランジスタ群で
構成された第１の回路ブロックと複数個の入力信号群が
入力された複数個のＮチャンネル型ＭＯＳ）ランジスタ
群で構成された第２の回路ブロックが電源電圧ｖＣＣと
接地電圧ｖＳＳとの間に直列に接続された構成の論理回
路である。回路動作については、第９図（Ｂ）の一実施
例を参照しながら説明する。入力信号１１．１２が共に
論理電圧“Ｌ”であるとき、Ｐチャンネル型ＭＯＳトラ
ンジスタＱｐＨ，Ｑｐ１２がオン、Ｎチャンネル型ＭＯ
ＳトフンジスタＱｎｌｌ、Ｑｎ１２がオフし出力信号０
は、論理電圧“Ｈ”となる。入力信号ＩＩ、Ｉ２のうち
少なくとも１つが論理電圧“Ｈ”であるとき、Ｐチャン
ネル型ＭＯＳ）ランジスタＱｐＨ，Ｑｐ１２のうち少な
くとも１つがオフし、Ｎチャンネル型ＭＯＳトランジス
タＱｎｌｌ、Ｑｎ１２のうち少なくとも１つがオンし出
力信号０は、論理電圧“Ｌ″となる。このように、論理
和の否定回路の動作をおこなう。また、第９図（Ｃ）の
ように、入力信号１１．Ｉ２が遷移するとき、Ｐチャン
ネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳ）ラ
ンジスタが共にオン状態となり電源電圧と接地電圧との
間に貫通電流が流れる。
第９図（Ｂ）は、第９図（Ａ）の一実施例として論理和
の否定回路を示す図で、第９図（Ｃ）は、第９図（Ｂ）
の実施例の信号波形図である。第９図（Ｂ）においてＱ
ｐＨ，Ｑｐ１２はＰチャンネル型ＭＯＳトランジスタ、
Ｑｎｌｌ、Ｑｎ１２はＮチャンネル型ＭＯＳトランジス
タ、ＰＬはＰチャンネル型ＭＯＳ）ランジスタで構成さ
れた回路フロック、ＮＬはＮチャンネル型ＭＯＳトラン
ジスタで構成された回路ブロック、■工ないしＩｍ（ｍ
は自然数）はＰチャンネル型ＭＯＳ）ランジスタで構成
された回路ブロックＰＬに対する入力信号、Ｉ工ないし
Ｉｎ（ｎは自然数）はＮチャンネル型ＭＯＳトランジス
タで構成された回路ブロックＮＬに対する入力信号、０
は出力信号、ＶＣＣは電源電圧、ＶＳＳは接地電圧、Ｉ
ＮＶは否定回路である。従来の論理回路の一般例として
は、第９図（Ａ）のように、複数個の入力信号群が入力
された複数個のＰチャンネル型ＭＯＳトランジスタ群で
構成された第１の回路ブロックと複数個の入力信号群が
入力された複数個のＮチャンネル型ＭＯＳ）ランジスタ
群で構成された第２の回路ブロックが電源電圧ｖＣＣと
接地電圧ｖＳＳとの間に直列に接続された構成の論理回
路である。回路動作については、第９図（Ｂ）の一実施
例を参照しながら説明する。入力信号１１．１２が共に
論理電圧“Ｌ”であるとき、Ｐチャンネル型ＭＯＳトラ
ンジスタＱｐＨ，Ｑｐ１２がオン、Ｎチャンネル型ＭＯ
ＳトフンジスタＱｎｌｌ、Ｑｎ１２がオフし出力信号０
は、論理電圧“Ｈ”となる。入力信号ＩＩ、Ｉ２のうち
少なくとも１つが論理電圧“Ｈ”であるとき、Ｐチャン
ネル型ＭＯＳ）ランジスタＱｐＨ，Ｑｐ１２のうち少な
くとも１つがオフし、Ｎチャンネル型ＭＯＳトランジス
タＱｎｌｌ、Ｑｎ１２のうち少なくとも１つがオンし出
力信号０は、論理電圧“Ｌ″となる。このように、論理
和の否定回路の動作をおこなう。また、第９図（Ｃ）の
ように、入力信号１１．Ｉ２が遷移するとき、Ｐチャン
ネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳ）ラ
ンジスタが共にオン状態となり電源電圧と接地電圧との
間に貫通電流が流れる。
発明が解決しようとする課題
前記従来のような回路構成の論理回路では、入力信号が
遷移し論理電圧“Ｈ”と“Ｌ”の中間レベルとなるとき
、この入力信号が、入力されるＰチャンネル型ＭＯＳト
ランジスタ（ＰＬ）、Ｎチャンネル型ＭＯＳトランジス
タ（ＮＬ）が共にオン状態となり、電源電圧と接地電圧
との間に貫通電流が流れ、この貫通電流のため電源電圧
の電位が低くなって回路動作を不安定にすると共に、出
力信号が“Ｈ”あるいは“Ｌ”に定まりにくくなり論理
回路の高速化に大きな障害となるという問題があった。
遷移し論理電圧“Ｈ”と“Ｌ”の中間レベルとなるとき
、この入力信号が、入力されるＰチャンネル型ＭＯＳト
ランジスタ（ＰＬ）、Ｎチャンネル型ＭＯＳトランジス
タ（ＮＬ）が共にオン状態となり、電源電圧と接地電圧
との間に貫通電流が流れ、この貫通電流のため電源電圧
の電位が低くなって回路動作を不安定にすると共に、出
力信号が“Ｈ”あるいは“Ｌ”に定まりにくくなり論理
回路の高速化に大きな障害となるという問題があった。
課題を解決するための手段
このような課題を解決するために、複数個のＰチャンネ
ル型ＭＯＳｌ−ランジスタで構成される第１の回路ブロ
ックと、前記第１の回路ブロックに形成された複数個の
第１の入力端子と、複数個のＮチャンネル型ＭＯＳ）ラ
ンジスタで構成される第２の回路ブロックと、前記第２
の回路ブロックに形成された複数個の第２の入力端子と
、前記第１の回路ブロックのドレインと前記第２の回路
フロックのドレインが接続され、前記第１の回路フロッ
クのドレインを出力端子とし、前記第２の回路ブロック
のソースが接地に接続され、前記第１の回路ブロックの
ソースと接続された電源端子と、前記電源端子と前記接
地の間に、ゲートに前記出力端子に出力される信号と同
相の信号が入力された第１のＭＯＳ型トランジスタと、
ゲートに接地電圧または電源電圧が入力された第２のＭ
ＯＳ型トランジスタが並列に接続されている。
ル型ＭＯＳｌ−ランジスタで構成される第１の回路ブロ
ックと、前記第１の回路ブロックに形成された複数個の
第１の入力端子と、複数個のＮチャンネル型ＭＯＳ）ラ
ンジスタで構成される第２の回路ブロックと、前記第２
の回路ブロックに形成された複数個の第２の入力端子と
、前記第１の回路ブロックのドレインと前記第２の回路
フロックのドレインが接続され、前記第１の回路フロッ
クのドレインを出力端子とし、前記第２の回路ブロック
のソースが接地に接続され、前記第１の回路ブロックの
ソースと接続された電源端子と、前記電源端子と前記接
地の間に、ゲートに前記出力端子に出力される信号と同
相の信号が入力された第１のＭＯＳ型トランジスタと、
ゲートに接地電圧または電源電圧が入力された第２のＭ
ＯＳ型トランジスタが並列に接続されている。
作用
入力初段のトランジスタに出力信号から遅延した同相の
信号を帰還し、入力スイッチングレベルを制御すること
により、入力信号が遷移しやすくし、遷移時間を短くす
ることにより出力信号が速く確定し、電源電圧と接地電
圧との間に貫通電流も従来のものに比べ少なく電源電圧
の低下も少なくなる。
信号を帰還し、入力スイッチングレベルを制御すること
により、入力信号が遷移しやすくし、遷移時間を短くす
ることにより出力信号が速く確定し、電源電圧と接地電
圧との間に貫通電流も従来のものに比べ少なく電源電圧
の低下も少なくなる。
実施例
以下、本発明を実施例によって説明する。第１図から第
８図は、本発明の論理回路の一実施例を示す図である。
８図は、本発明の論理回路の一実施例を示す図である。
第１図（Ａ）、第２図（Ａ）、第３図（Ａ）、（Ｂ）
、第４図（Ａ）、第５図（Ａ）、第６図（Ａ）。
、第４図（Ａ）、第５図（Ａ）、第６図（Ａ）。
（Ｂ）、第７図（Ａ）、第８図（Ａ）は本発明の実施の
一般例であり、第１図（Ｂ）、第２図（Ｂ）、第４図（
Ｂ）。
一般例であり、第１図（Ｂ）、第２図（Ｂ）、第４図（
Ｂ）。
第５図（Ｂ）、第７図（Ｂ）、第８図（Ｂ）は実施の回
路例で、第１図（Ｃ）は第１図（Ｂ）の実施例の信号波
形図、第４図（Ｃ）は第４図（Ｂ）の実施例の信号波形
図、第７図（Ｃ）は第７図（Ｂ）の実施例の信号波形図
である。Ｑｐｌ、Ｑｐ２．ＱｐＨ，Ｑｐｌ２はＰチャン
ネル型ＭＯＳ）ランジスタ、Ｑｎｌ。
路例で、第１図（Ｃ）は第１図（Ｂ）の実施例の信号波
形図、第４図（Ｃ）は第４図（Ｂ）の実施例の信号波形
図、第７図（Ｃ）は第７図（Ｂ）の実施例の信号波形図
である。Ｑｐｌ、Ｑｐ２．ＱｐＨ，Ｑｐｌ２はＰチャン
ネル型ＭＯＳ）ランジスタ、Ｑｎｌ。
Ｑｎ２．ＱｎｌｌないしＱｎｌ４はＮチャンネル型ＭＯ
Ｓ）ランジスタ、ＰＬはＰチャンネル型ＭＯ９）ランジ
スタで構成された回路ブロック、ＮＬはＮチャンネル型
ＭＯＳ）ランジスタで構成された回路ブロック、１１な
いしＩｍ（ｍは自然数）はＰチャンネル型ＭＯＳ）ラン
ジスタで構成された回路ブロックＰＬに対する入力信号
、１１ないしＩｎ（ｎは自然数）はＮチャンネル型ＭＯ
Ｓトランジスタで構成された回路ブロックＮＬに対する
入力信号、０は出力信号、■ＣＣは電源電圧、ＶＳＳは
接地電圧、ＩＮＶは否定回路である。
Ｓ）ランジスタ、ＰＬはＰチャンネル型ＭＯ９）ランジ
スタで構成された回路ブロック、ＮＬはＮチャンネル型
ＭＯＳ）ランジスタで構成された回路ブロック、１１な
いしＩｍ（ｍは自然数）はＰチャンネル型ＭＯＳ）ラン
ジスタで構成された回路ブロックＰＬに対する入力信号
、１１ないしＩｎ（ｎは自然数）はＮチャンネル型ＭＯ
Ｓトランジスタで構成された回路ブロックＮＬに対する
入力信号、０は出力信号、■ＣＣは電源電圧、ＶＳＳは
接地電圧、ＩＮＶは否定回路である。
まず、第１図（Ａ）の本発明の論理回路の一般例の具体
例としての論理和の否定回路示す図である第１図（Ｂ）
と、その信号波形図である第１図（Ｃ）を参照しながら
説明する。回路構成については、出力信号Ｏと接地電圧
ｖＳＳとの間に、第１の入力信号１１をゲートの入力と
する第１のＮチャンネル型ＭＯＳ）ランジスタＱｎｌｌ
と第２の入力信号Ｉ２をゲートの入力とする第２のＮチ
ャンネル型ＭＯＳトランジスタＱｎ１２が並列に接続さ
れ、出力信号Ｏの電源電圧ＶＣＣとの間に第１の入力信
号１１をゲートの入力とする第１のＰチャンネル型ＭＯ
Ｓ）ランジスタＱｐＨと第２の入力信号■２をゲートの
入力とする第２のＰチャンネル型ＭＯＳトランジスタＱ
ｐ１２と出力信号Ｏと同相の信号をゲートの入力とする
第３のＰチャンネル型ＭＯＳトランジスタＱｐｌが直列
に接続され、接地電圧ＶＳＳをゲートの入力とする第４
のＰチャンネル型ＭＯＳＩ−ランジスタＱｐ２が第３の
Ｐチャンネル型ＭＯＳＩ−ランジスタＱｐｌと並列に接
続されたものである。回路動作については、入力信号１
１．Ｉ２が共に論理電圧“Ｌ”であるとき、Ｐチャンネ
ル型ＭＯＳ）ランジスタＱｐ ｌ １．Ｑｐ １２．Ｑ
ｐ２がオン、Ｑｐｌがオフ、Ｎチャンネル型ＭＯＳトラ
ンジスタＱｎｌｌＱｎ１２がオフし出力信号Ｏは、論理
電圧“Ｈ″となる。入力信号１１．Ｉ２のうち少なくと
も１つが論理電圧“Ｈ”に遷移するとき、Ｐチャンネル
型ＭＯＳトランジスタＱｐＨ，Ｑｐｌ２のうち少なくと
も１つがオフし、Ｎチャンネル型ＭＯＳトランジスタＱ
ｎｌｌ、Ｑｎｌ２のうち少なくとも１つがオンし出力信
号Ｏは、論理電圧“Ｌ“となる。このとき、Ｐチャンネ
ル型ＭＯＳトランジスタＱｐｌがオフしているため、電
源電圧ｖＣＣはＰチャンネル型ＭＯＳトランジスタＱｐ
２を通してしか供給されないので、出力信号０は、論理
電圧“Ｌ”に遷移しやすい。また、逆に、入力信号１１
．Ｉ２の両方が論理電圧“Ｌ”に遷移するときにはＰチ
ャンネル型ＭＯＳＩ−ランジスタＱｐｌがオンしている
ため、電源電圧ｖＣＣはＰチャンネル型ＭＯＳ）ランジ
スタＱｐｌ、Ｑｐ２の両方を通して供給されるので、出
力信号Ｏは、論理電圧“Ｈ″に遷移しやすい。このよう
に、Ｐチャンネル型ＭＯＳトランジスタで構成された回
路ブロックＰＬのソースと電源電圧ｖＣＣとの間に挿入
されたＰチャンネル型ＭＯＳトランジスタＱｐｌが電流
制御用トランジスタとして働いているため出力信号Ｏが
速く確定するだけでなく、この実施例では、入力信号Ｉ
Ｉ、１２のうち少なくとも１つが論理電圧“Ｈ″に遷移
するときに電源電圧間に流れる電流が少ない。
例としての論理和の否定回路示す図である第１図（Ｂ）
と、その信号波形図である第１図（Ｃ）を参照しながら
説明する。回路構成については、出力信号Ｏと接地電圧
ｖＳＳとの間に、第１の入力信号１１をゲートの入力と
する第１のＮチャンネル型ＭＯＳ）ランジスタＱｎｌｌ
と第２の入力信号Ｉ２をゲートの入力とする第２のＮチ
ャンネル型ＭＯＳトランジスタＱｎ１２が並列に接続さ
れ、出力信号Ｏの電源電圧ＶＣＣとの間に第１の入力信
号１１をゲートの入力とする第１のＰチャンネル型ＭＯ
Ｓ）ランジスタＱｐＨと第２の入力信号■２をゲートの
入力とする第２のＰチャンネル型ＭＯＳトランジスタＱ
ｐ１２と出力信号Ｏと同相の信号をゲートの入力とする
第３のＰチャンネル型ＭＯＳトランジスタＱｐｌが直列
に接続され、接地電圧ＶＳＳをゲートの入力とする第４
のＰチャンネル型ＭＯＳＩ−ランジスタＱｐ２が第３の
Ｐチャンネル型ＭＯＳＩ−ランジスタＱｐｌと並列に接
続されたものである。回路動作については、入力信号１
１．Ｉ２が共に論理電圧“Ｌ”であるとき、Ｐチャンネ
ル型ＭＯＳ）ランジスタＱｐ ｌ １．Ｑｐ １２．Ｑ
ｐ２がオン、Ｑｐｌがオフ、Ｎチャンネル型ＭＯＳトラ
ンジスタＱｎｌｌＱｎ１２がオフし出力信号Ｏは、論理
電圧“Ｈ″となる。入力信号１１．Ｉ２のうち少なくと
も１つが論理電圧“Ｈ”に遷移するとき、Ｐチャンネル
型ＭＯＳトランジスタＱｐＨ，Ｑｐｌ２のうち少なくと
も１つがオフし、Ｎチャンネル型ＭＯＳトランジスタＱ
ｎｌｌ、Ｑｎｌ２のうち少なくとも１つがオンし出力信
号Ｏは、論理電圧“Ｌ“となる。このとき、Ｐチャンネ
ル型ＭＯＳトランジスタＱｐｌがオフしているため、電
源電圧ｖＣＣはＰチャンネル型ＭＯＳトランジスタＱｐ
２を通してしか供給されないので、出力信号０は、論理
電圧“Ｌ”に遷移しやすい。また、逆に、入力信号１１
．Ｉ２の両方が論理電圧“Ｌ”に遷移するときにはＰチ
ャンネル型ＭＯＳＩ−ランジスタＱｐｌがオンしている
ため、電源電圧ｖＣＣはＰチャンネル型ＭＯＳ）ランジ
スタＱｐｌ、Ｑｐ２の両方を通して供給されるので、出
力信号Ｏは、論理電圧“Ｈ″に遷移しやすい。このよう
に、Ｐチャンネル型ＭＯＳトランジスタで構成された回
路ブロックＰＬのソースと電源電圧ｖＣＣとの間に挿入
されたＰチャンネル型ＭＯＳトランジスタＱｐｌが電流
制御用トランジスタとして働いているため出力信号Ｏが
速く確定するだけでなく、この実施例では、入力信号Ｉ
Ｉ、１２のうち少なくとも１つが論理電圧“Ｈ″に遷移
するときに電源電圧間に流れる電流が少ない。
第２図（Ａ）は、第１図（Ａ）の電流制御用として働い
ているＰチャンネル型ＭＯＳ）ランジスタＱｐ１がＰチ
ャンネル型ＭＯＳトランジスタで構成された回路ブロッ
クＰＬのドレインと出力信号０との間に挿入された構成
で、動作に関しては第１図（Ａ）と同じである。第２図
（Ｂ）は、第２図（Ａ）の具体例としての論理積の否定
回路を示している。
ているＰチャンネル型ＭＯＳ）ランジスタＱｐ１がＰチ
ャンネル型ＭＯＳトランジスタで構成された回路ブロッ
クＰＬのドレインと出力信号０との間に挿入された構成
で、動作に関しては第１図（Ａ）と同じである。第２図
（Ｂ）は、第２図（Ａ）の具体例としての論理積の否定
回路を示している。
第３図（Ａ）、第３図（Ｂ）は、それぞれ第１図（Ａ）
。
。
第２図（Ａ）の変形例で、Ｐチャンネル型ＭＯＳトラン
ジスタで構成された回路ブロックＰＬを２組用意し、第
３図（Ａ）の場合は、電流制御用として働いているＰチ
ャンネル型ＭＯＳトランジスタＱｐｌが、前記２紐回路
ブロックＰＬのうちの１つのソースと電源電圧ｖＣＣと
の間に挿入された構成で、第３図（Ｂ）の場合は、電流
制御用として働いているＰチャンネル型ＭＯＳ）ランジ
スタＱｐｌが、前記２紐回路ブロックＰＬのうちの１つ
のドレインと出力信号Ｏとの間に挿入された構成で、動
作に関しては共に第１図（Ａ）と同じである。
ジスタで構成された回路ブロックＰＬを２組用意し、第
３図（Ａ）の場合は、電流制御用として働いているＰチ
ャンネル型ＭＯＳトランジスタＱｐｌが、前記２紐回路
ブロックＰＬのうちの１つのソースと電源電圧ｖＣＣと
の間に挿入された構成で、第３図（Ｂ）の場合は、電流
制御用として働いているＰチャンネル型ＭＯＳ）ランジ
スタＱｐｌが、前記２紐回路ブロックＰＬのうちの１つ
のドレインと出力信号Ｏとの間に挿入された構成で、動
作に関しては共に第１図（Ａ）と同じである。
第４図（Ａ）は、第１図（Ａ）のＰチャンネル型ＭＯＳ
トランジスタで構成された回路ブロックＰＬのソースと
電源電圧ｖＣＣとの間に挿入され電源制御用として働い
ているＰチャンネル型ＭＯＳトランジスタＱｐｌのかわ
りに、Ｎチャンネル型ＭＯＳ）ランジスタで構成された
回路ブロックＮＬのソースと接地電圧ｖＳＳとの間に電
流制御用としてＮチャンネル型ＭＯＳトランジスタＱｎ
ｌを挿入した構成で、第４図（Ｂ）は、第４図（Ａ）の
具体例としての論理和の否定回路、第４図（Ｃ）は、第
４図（Ｂ）の信号波形図を示している。回路動作につい
ては、入力信号１１．Ｉ２が共に論理電圧“Ｌ”である
とき、Ｐチャンネル型ＭｏｓトランジスタＱｐＨ，Ｑｐ
１２がオンし、Ｎチャンネル型ＭＯＳ）ランジスタＱｎ
１１． Ｑｎ Ｉ ２がオフ、Ｑｎｌ、Ｑｎ２がオ
ンし、出力信号０は、論理電圧“Ｈ”となる。入力信号
ＩＩ、１２のうち少なくとも１つが論理電圧“Ｈ″に遷
移するとき、Ｐチャンネル型ＭＯＳトランジスタＱｐ
Ｉ １゜Ｑｐ１２のうち少なくとも１つがオフし、Ｎチ
ャンネル型ＭＯＳトランジスタＱｎｌｌ、Ｑｎｌ２のう
つ少なくとも１つがオンし出力信号０は、論理電圧“Ｌ
”となる。このとき、Ｎチャネル型ＭＯＳトランジスタ
Ｑｎｌがオンしているため、接地電圧ＶＳＳはＮチャン
ネル型ＭｏｓトランジスタＱｎｌ、Ｑｎ２の両方を通し
て供給されるので、出力信号Ｏは、論理電圧“Ｌ”に遷
移しゃすい。また、逆に、入力信号１１．１２の両方が
論理電圧“Ｌ”に遷移するときにはＮチャンネル型ＭＯ
ＳトランジスタＱｎｌオフしているため、接地電圧ｖＳ
ＳはＮチャンネル型ＭＯＳＩ−ランジスタＱｎ２を通し
てしか供給されないので、出力信号Ｏは、論理電圧“Ｈ
”に遷移しやすい。このように、Ｎチャンネル型ＭＯＳ
トランジスタで構成された回路ブロックＮＬのソースと
接地電圧ｖｓｓとの間に挿入されたＮチャンネル型ＭＯ
ＳＩ−ランジスタＱｎｌが電流制御用トランジスタとし
て働いているため出力信号Ｏが速く確定するだけでなく
、この実施例では、入力信号１１．１２が共に論理電圧
″Ｌ”に遷移するときに電源電圧間に流れる電流が少な
い。
トランジスタで構成された回路ブロックＰＬのソースと
電源電圧ｖＣＣとの間に挿入され電源制御用として働い
ているＰチャンネル型ＭＯＳトランジスタＱｐｌのかわ
りに、Ｎチャンネル型ＭＯＳ）ランジスタで構成された
回路ブロックＮＬのソースと接地電圧ｖＳＳとの間に電
流制御用としてＮチャンネル型ＭＯＳトランジスタＱｎ
ｌを挿入した構成で、第４図（Ｂ）は、第４図（Ａ）の
具体例としての論理和の否定回路、第４図（Ｃ）は、第
４図（Ｂ）の信号波形図を示している。回路動作につい
ては、入力信号１１．Ｉ２が共に論理電圧“Ｌ”である
とき、Ｐチャンネル型ＭｏｓトランジスタＱｐＨ，Ｑｐ
１２がオンし、Ｎチャンネル型ＭＯＳ）ランジスタＱｎ
１１． Ｑｎ Ｉ ２がオフ、Ｑｎｌ、Ｑｎ２がオ
ンし、出力信号０は、論理電圧“Ｈ”となる。入力信号
ＩＩ、１２のうち少なくとも１つが論理電圧“Ｈ″に遷
移するとき、Ｐチャンネル型ＭＯＳトランジスタＱｐ
Ｉ １゜Ｑｐ１２のうち少なくとも１つがオフし、Ｎチ
ャンネル型ＭＯＳトランジスタＱｎｌｌ、Ｑｎｌ２のう
つ少なくとも１つがオンし出力信号０は、論理電圧“Ｌ
”となる。このとき、Ｎチャネル型ＭＯＳトランジスタ
Ｑｎｌがオンしているため、接地電圧ＶＳＳはＮチャン
ネル型ＭｏｓトランジスタＱｎｌ、Ｑｎ２の両方を通し
て供給されるので、出力信号Ｏは、論理電圧“Ｌ”に遷
移しゃすい。また、逆に、入力信号１１．１２の両方が
論理電圧“Ｌ”に遷移するときにはＮチャンネル型ＭＯ
ＳトランジスタＱｎｌオフしているため、接地電圧ｖＳ
ＳはＮチャンネル型ＭＯＳＩ−ランジスタＱｎ２を通し
てしか供給されないので、出力信号Ｏは、論理電圧“Ｈ
”に遷移しやすい。このように、Ｎチャンネル型ＭＯＳ
トランジスタで構成された回路ブロックＮＬのソースと
接地電圧ｖｓｓとの間に挿入されたＮチャンネル型ＭＯ
ＳＩ−ランジスタＱｎｌが電流制御用トランジスタとし
て働いているため出力信号Ｏが速く確定するだけでなく
、この実施例では、入力信号１１．１２が共に論理電圧
″Ｌ”に遷移するときに電源電圧間に流れる電流が少な
い。
第５図（Ａ）は、第５図（Ａ）の電流制御用とじて働い
ているＮチャンネル型ＭＯＳ）ランジスタＱｎｌがＮチ
ャンネル型ＭＯＳトランジスタで構成された回路ブロッ
クＮＬのドレインと出力信号０との間に挿入された構成
で、動作に関しては第４図（Ａ）と同じである。第４図
（Ｂ）は、第４図（Ａ）の具体例としての論理積の否定
回路を示している。
ているＮチャンネル型ＭＯＳ）ランジスタＱｎｌがＮチ
ャンネル型ＭＯＳトランジスタで構成された回路ブロッ
クＮＬのドレインと出力信号０との間に挿入された構成
で、動作に関しては第４図（Ａ）と同じである。第４図
（Ｂ）は、第４図（Ａ）の具体例としての論理積の否定
回路を示している。
第６図（Ａ）、第６図（Ｂ）は、それぞれ第４図（Ａ）
、第５図（Ａ）の変形例で、Ｎチャンネル型ＭＯＳトラ
ンジスタで構成された回路ブロックＮＬを２組用意し、
第６図（Ａ）の場合は、電流制御用として働いているＮ
チャンネル型ＭＯＳトランジスタＱｎｌが、前記２紐回
路ブロックＮＬのうちの１つのソースと接地電圧ｖＳＳ
との間に挿入された構成で、第６図（Ｂ）の場合は、電
流制御用として働いているＮチャンネル型ＭＯＳ）ラン
ジスタＱｎｌが、前記２紐回路ブロックＮＬのうちの１
つのドレインと出力信号Ｏとの間に挿入された構成で、
動作に関しては共に第４図（Ａ）と同じである。
、第５図（Ａ）の変形例で、Ｎチャンネル型ＭＯＳトラ
ンジスタで構成された回路ブロックＮＬを２組用意し、
第６図（Ａ）の場合は、電流制御用として働いているＮ
チャンネル型ＭＯＳトランジスタＱｎｌが、前記２紐回
路ブロックＮＬのうちの１つのソースと接地電圧ｖＳＳ
との間に挿入された構成で、第６図（Ｂ）の場合は、電
流制御用として働いているＮチャンネル型ＭＯＳ）ラン
ジスタＱｎｌが、前記２紐回路ブロックＮＬのうちの１
つのドレインと出力信号Ｏとの間に挿入された構成で、
動作に関しては共に第４図（Ａ）と同じである。
第７図（Ａ）は、前記第１図（Ａ）と第４図（Ａ）を併
用し、Ｐチャンネル型ＭＯＳＩ−ランジスタで構成され
た回路ブロックＰＬのソースと電源電圧・■ＣＣとの間
に挿入され電流制御用として働くＰチャンネル型ＭＯＳ
トランジスタＱｐｌを、Ｎチャンネル型ＭＯＳトランジ
スタで構成された回路ブロックＮＬのソースと接地電圧
ＶＳＳとの間に挿入され電流制御用として働くＮチャン
ネル型ＭＯＳ）ランジスタＱｎｌを有した回路構成であ
る。第７図（Ｂ）は、第７図（Ａ）の具体例としての論
理和の否定回路、第７図（Ｃ）は、第７図（Ｂ）の信号
波形図を示している。回路動作については、入力信号１
１．Ｉ２が共に論理電圧“Ｌ”であるとき、Ｐチャンネ
ル型ＭＯＳトランジスタＱｐＨＱｐ１２．Ｑｎ２がオン
、Ｑｐｌがオフし、Ｎチャンネル型ＭＯＳ）ランジスタ
Ｑｎ１１．Ｑｎ１２がオフ、Ｑｎｌ、Ｑｎ２がオンし、
出力信号０は、論理電圧“Ｈ”となる。入力信号ＩＩ、
１２のうち少なくとも１つが論理電圧“Ｈ”に遷移する
とき、ＰチャンネルＷＭＯＳ）ランジスタＱｐＨ，Ｑｐ
１２のうち少なくとも１つがオフし、Ｎチャンネル型Ｍ
ＯＳトランジスタＱｎ １１゜Ｑｎｌ２のうち少なくと
も１つがオンし出力信号Ｏは、論理電圧“Ｌ″となる。
用し、Ｐチャンネル型ＭＯＳＩ−ランジスタで構成され
た回路ブロックＰＬのソースと電源電圧・■ＣＣとの間
に挿入され電流制御用として働くＰチャンネル型ＭＯＳ
トランジスタＱｐｌを、Ｎチャンネル型ＭＯＳトランジ
スタで構成された回路ブロックＮＬのソースと接地電圧
ＶＳＳとの間に挿入され電流制御用として働くＮチャン
ネル型ＭＯＳ）ランジスタＱｎｌを有した回路構成であ
る。第７図（Ｂ）は、第７図（Ａ）の具体例としての論
理和の否定回路、第７図（Ｃ）は、第７図（Ｂ）の信号
波形図を示している。回路動作については、入力信号１
１．Ｉ２が共に論理電圧“Ｌ”であるとき、Ｐチャンネ
ル型ＭＯＳトランジスタＱｐＨＱｐ１２．Ｑｎ２がオン
、Ｑｐｌがオフし、Ｎチャンネル型ＭＯＳ）ランジスタ
Ｑｎ１１．Ｑｎ１２がオフ、Ｑｎｌ、Ｑｎ２がオンし、
出力信号０は、論理電圧“Ｈ”となる。入力信号ＩＩ、
１２のうち少なくとも１つが論理電圧“Ｈ”に遷移する
とき、ＰチャンネルＷＭＯＳ）ランジスタＱｐＨ，Ｑｐ
１２のうち少なくとも１つがオフし、Ｎチャンネル型Ｍ
ＯＳトランジスタＱｎ １１゜Ｑｎｌ２のうち少なくと
も１つがオンし出力信号Ｏは、論理電圧“Ｌ″となる。
このとき、Ｐチャンネル型ＭＯＳトランジスタＱｐｌが
オフし、Ｎチャンネル型ＭＯＳ）ランジスタＱｎｌがオ
ンしているため、電源電圧ＶＣＣはＰチャンネル型ＭＯ
ＳトランジスタＱｎ２を通してしか供給されず、接地電
圧■ＳＳはＮチャンネル型ＭＯＳ）ランシスタＱｎｌ、
Ｑｎ２の両方を通して供給されるので、出力信号Ｏは、
論理電圧“Ｌ”に遷移しやすい。また、逆に、入力信号
ＩＩ、Ｉ２の両方が論理電圧“Ｌ”に遷移するときには
Ｐチャンネル型ＭＯＳトランジスタＱｐｌがオンし、Ｎ
チャンネル型ＭＯＳトランジスタＱｎｌがオフしている
ため、接地電圧ＶＳＳはＮチャンネル型ＭＯＳトランジ
スタＱｎ２を通してしか供給せず、電源電圧ＶＣＣはＰ
チャンネル型ＭＯＳ）ランジスタＱｐｌ、Ｑｐ２の両方
を通して供給されるので、出力信号Ｏは、論理電圧“Ｈ
”に遷移しゃすい。
オフし、Ｎチャンネル型ＭＯＳ）ランジスタＱｎｌがオ
ンしているため、電源電圧ＶＣＣはＰチャンネル型ＭＯ
ＳトランジスタＱｎ２を通してしか供給されず、接地電
圧■ＳＳはＮチャンネル型ＭＯＳ）ランシスタＱｎｌ、
Ｑｎ２の両方を通して供給されるので、出力信号Ｏは、
論理電圧“Ｌ”に遷移しやすい。また、逆に、入力信号
ＩＩ、Ｉ２の両方が論理電圧“Ｌ”に遷移するときには
Ｐチャンネル型ＭＯＳトランジスタＱｐｌがオンし、Ｎ
チャンネル型ＭＯＳトランジスタＱｎｌがオフしている
ため、接地電圧ＶＳＳはＮチャンネル型ＭＯＳトランジ
スタＱｎ２を通してしか供給せず、電源電圧ＶＣＣはＰ
チャンネル型ＭＯＳ）ランジスタＱｐｌ、Ｑｐ２の両方
を通して供給されるので、出力信号Ｏは、論理電圧“Ｈ
”に遷移しゃすい。
このように、Ｐチャンネル型ＭＯＳトランジスタで構成
された回路ブロックＰＬのソースと電源電圧ＶＣＣとの
間に挿入されたＰチャンネル型ＭＯＳトランジスタＱｐ
ｌ及び、Ｎチャンネル型ＭＯＳトランジスタで構成され
た回路ブロックＮＬのソースと接地電圧Ｖｓｓとの間に
挿入されたＮチャンネル型ＭＯＳトランジスタＱｎｌが
電流制御用トランジスタとして働いているため出力信号
０が速く確定するだけでなく、この実施例では、入力信
号１１．Ｉ２のうち少なくとも１つが論理電圧″Ｈ”に
遷移するとき、及び、入力信号１１゜Ｉ２が共に論理電
圧“Ｌ”に遷移するとき、いずれの場合にも電源電圧間
に流れる電流が少ない。
された回路ブロックＰＬのソースと電源電圧ＶＣＣとの
間に挿入されたＰチャンネル型ＭＯＳトランジスタＱｐ
ｌ及び、Ｎチャンネル型ＭＯＳトランジスタで構成され
た回路ブロックＮＬのソースと接地電圧Ｖｓｓとの間に
挿入されたＮチャンネル型ＭＯＳトランジスタＱｎｌが
電流制御用トランジスタとして働いているため出力信号
０が速く確定するだけでなく、この実施例では、入力信
号１１．Ｉ２のうち少なくとも１つが論理電圧″Ｈ”に
遷移するとき、及び、入力信号１１゜Ｉ２が共に論理電
圧“Ｌ”に遷移するとき、いずれの場合にも電源電圧間
に流れる電流が少ない。
第８図（Ａ）は、第７図（Ａ）の変形例で、第７図（Ａ
）の電流制御用として働いているＰチャンネル型ＭＯＳ
トランジスタＱｐｌがＰチャンネル型ＭＯＳトランジス
タで構成された回路ブロックＰＬのドレインと出力信号
０との間に挿入され、また、Ｎチャンネル型ＭＯＳ）ラ
ンジスタで構成された回路ブロックＮＬを２組用意し電
流制御用として働いているＮチャンネル型ＭＯＳ）ラン
ジスタＱｎｌが、前記２紐回路ブロックＮＬのうちの１
つのドレインと出力信号Ｏとの間に挿入された構成で、
動作に関しては第７図（Ａ）と同しである。第８図（Ｂ
）は、第８図（Ａ）の具体例としての論理積の否定回路
を示している。
）の電流制御用として働いているＰチャンネル型ＭＯＳ
トランジスタＱｐｌがＰチャンネル型ＭＯＳトランジス
タで構成された回路ブロックＰＬのドレインと出力信号
０との間に挿入され、また、Ｎチャンネル型ＭＯＳ）ラ
ンジスタで構成された回路ブロックＮＬを２組用意し電
流制御用として働いているＮチャンネル型ＭＯＳ）ラン
ジスタＱｎｌが、前記２紐回路ブロックＮＬのうちの１
つのドレインと出力信号Ｏとの間に挿入された構成で、
動作に関しては第７図（Ａ）と同しである。第８図（Ｂ
）は、第８図（Ａ）の具体例としての論理積の否定回路
を示している。
従来例では、トランジスタのゲート長を長くするか、あ
るいは、ゲート幅を小さくシ、電源電圧と接地電圧との
間に貫通電流を少なくできるが、出力信号の遷移時間が
かかり出力信号を速く確定できなかったが、本発明では
、出力信号が速く確定することと、電源電圧と接地電圧
との間に貫通電流を少なくすることを両立させている。
るいは、ゲート幅を小さくシ、電源電圧と接地電圧との
間に貫通電流を少なくできるが、出力信号の遷移時間が
かかり出力信号を速く確定できなかったが、本発明では
、出力信号が速く確定することと、電源電圧と接地電圧
との間に貫通電流を少なくすることを両立させている。
発明の詳細
な説明したように、本発明の論理回路によると、出力信
号が速く確定し、電源電圧間に流れる電流も低減でき、
回路全体を安定に動作させるという大きな効果が得られ
る。
号が速く確定し、電源電圧間に流れる電流も低減でき、
回路全体を安定に動作させるという大きな効果が得られ
る。
第１図ないし第８図の （Ａ）、 （Ｂ） は本発明
の論理回路の実施例を示す図、第１図（Ｃ）は第コア図
（Ｂ）の実施例の信号波形図、第４図（Ｃ）は第４図（
Ｂ）の実施例の信号波形図、第７図（Ｃ）は第７図（Ｂ
）の実施例の信号波形図、第９図の （Ａ）、（Ｂ）
は従来の論理回路の実施例を示す図、第９図（Ｃ）は
第９図（Ｂ）の実施例の信号波形図である。 Ｑｐｌ、Ｑｐ２．ＱｐＨ，Ｑｐｌ２・・・・・・Ｐチャ
ンネル型ＭＯＳ）ランジスタ、Ｑｎｌ、Ｑｎ２Ｑｎｌｌ
ないしＱｎｌ４・・・・・・Ｎチャンネル型ＭＯＳトラ
ンジスタ、ＰＬ・・・・・・Ｐチャンネル型ＭＯＳトラ
ンジスタで構成された回路ブロック、ＮＬ・・・・・・
Ｎチャンネル型ＭＯＳ）ランジスタで構成された回路ブ
ロック、Ｉ工ないし１ｍ（ｍは自然数）・・・・・・Ｐ
チャンネル型ＭＯＳトランジスタで構成された回路ブロ
ックＰＬに対する入力信号、１１ないしＩｎ（ｎは自然
数）・・・・・・Ｎチャンネル型ＭＯＳトランジスタで
構成された回路ブロックＮＬに対する入力信号、Ｏ・・
・・・・出力信号、ＶＣＣ・・・・・・電源電圧、ＶＳ
Ｓ・・・・・・接地電圧、ＩＮＶ・・・・・・否定回路
。
の論理回路の実施例を示す図、第１図（Ｃ）は第コア図
（Ｂ）の実施例の信号波形図、第４図（Ｃ）は第４図（
Ｂ）の実施例の信号波形図、第７図（Ｃ）は第７図（Ｂ
）の実施例の信号波形図、第９図の （Ａ）、（Ｂ）
は従来の論理回路の実施例を示す図、第９図（Ｃ）は
第９図（Ｂ）の実施例の信号波形図である。 Ｑｐｌ、Ｑｐ２．ＱｐＨ，Ｑｐｌ２・・・・・・Ｐチャ
ンネル型ＭＯＳ）ランジスタ、Ｑｎｌ、Ｑｎ２Ｑｎｌｌ
ないしＱｎｌ４・・・・・・Ｎチャンネル型ＭＯＳトラ
ンジスタ、ＰＬ・・・・・・Ｐチャンネル型ＭＯＳトラ
ンジスタで構成された回路ブロック、ＮＬ・・・・・・
Ｎチャンネル型ＭＯＳ）ランジスタで構成された回路ブ
ロック、Ｉ工ないし１ｍ（ｍは自然数）・・・・・・Ｐ
チャンネル型ＭＯＳトランジスタで構成された回路ブロ
ックＰＬに対する入力信号、１１ないしＩｎ（ｎは自然
数）・・・・・・Ｎチャンネル型ＭＯＳトランジスタで
構成された回路ブロックＮＬに対する入力信号、Ｏ・・
・・・・出力信号、ＶＣＣ・・・・・・電源電圧、ＶＳ
Ｓ・・・・・・接地電圧、ＩＮＶ・・・・・・否定回路
。
Claims (4)
- （１）複数個のＰチャンネル型ＭＯＳトランジスタで構
成される第１の回路ブロックと、前記第１の回路ブロッ
クに形成された複数個の第１の入力端子と、複数個のＮ
チャンネル型ＭＯＳトランジスタで構成される第２の回
路ブロックと、前記第２の回路ブロックに形成された複
数個の第２の入力端子と、前記第１の回路ブロックのド
レインと前記第２の回路ブロックのドレインが接続され
、前記第１の回路ブロックのドレインを出力端子とし、
前記第２の回路ブロックのソースが接地に接続され、前
記第１の回路ブロックのソースと接続された電源端子と
、前記電源端子と前記接地の間に、ゲートに前記出力端
子に出力される信号と同相の信号が入力された第１のＭ
ＯＳ型トランジスタと、ゲートに接地電圧または電源電
圧が入力された第２のＭＯＳ型トランジスタが並列に接
続された第３の回路ブロックを持つことを特徴とする論
理回路。 - （２）特許請求の範囲第１項において、前記第３の回路
ブロックが前記第１の回路ブロックのソースと前記電源
端子との間、または前記第１の回路ブロックのドレイン
と前記出力端子との間、または前記第３の回路ブロック
が前記第２の回路ブロックのソースと前記接地との間、
または前記第２の回路ブロックのドレインと前記出力端
子との間の少なくとも１つの位置に接続されていること
を特徴とする論理回路。 - （３）特許請求の範囲第１項において、前記第３の回路
ブロックが前記第１の回路ブロックのソースと前記電源
端子との間、または前記第１の回路ブロックのドレイン
と前記出力端子との間の少なくとも１つの位置に接続さ
れた前記第３の回路ブロックを構成する前記ＭＯＳ型ト
ランジスタがＰチャンネル型トランジスタで、かつ前記
第２のＭＯＳ型トランジスタのゲートが接地電圧である
か、前記第３の回路ブロックが前記第２の回路ブロック
のソースと前記接地との間、または前記第２の回路ブロ
ックのドレインと前記出力端子との間の少なくとも１つ
の位置に接続された前記第３の回路ブロックを構成する
前記ＭＯＳ型トランジスタがＮチャンネル型トランジス
タで、かつ前記第２のＭＯＳ型トランジスタのゲートが
電源電圧であることを特徴とする論理回路。 - （４）特許請求の範囲第１項において、前記第１の回路
ブロックまたは前記第２の回路ブロックが複数個のブロ
ックより構成され、各々の前記ブロックの少なくとも１
つに前記第３の回路ブロックが接続されていることを特
徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167703A JP2692347B2 (ja) | 1990-06-26 | 1990-06-26 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167703A JP2692347B2 (ja) | 1990-06-26 | 1990-06-26 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456513A true JPH0456513A (ja) | 1992-02-24 |
| JP2692347B2 JP2692347B2 (ja) | 1997-12-17 |
Family
ID=15854652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167703A Expired - Fee Related JP2692347B2 (ja) | 1990-06-26 | 1990-06-26 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692347B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793228A (en) * | 1997-01-31 | 1998-08-11 | International Business Machines Corporation | Noise-tolerant dynamic circuits |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648725A (en) * | 1979-09-28 | 1981-05-02 | Seiko Epson Corp | Mosfet circuit |
| JPS59212028A (ja) * | 1983-05-13 | 1984-11-30 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 電圧レベル適応回路配置 |
| JPH03175728A (ja) * | 1989-12-04 | 1991-07-30 | Matsushita Electron Corp | 半導体メモリ装置 |
-
1990
- 1990-06-26 JP JP2167703A patent/JP2692347B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648725A (en) * | 1979-09-28 | 1981-05-02 | Seiko Epson Corp | Mosfet circuit |
| JPS59212028A (ja) * | 1983-05-13 | 1984-11-30 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 電圧レベル適応回路配置 |
| JPH03175728A (ja) * | 1989-12-04 | 1991-07-30 | Matsushita Electron Corp | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793228A (en) * | 1997-01-31 | 1998-08-11 | International Business Machines Corporation | Noise-tolerant dynamic circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2692347B2 (ja) | 1997-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |