JPH01184545A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH01184545A JPH01184545A JP63011358A JP1135888A JPH01184545A JP H01184545 A JPH01184545 A JP H01184545A JP 63011358 A JP63011358 A JP 63011358A JP 1135888 A JP1135888 A JP 1135888A JP H01184545 A JPH01184545 A JP H01184545A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関し、特に特権割り込み
と特権モード信号を持つマイクロプロセッサに関する。
と特権モード信号を持つマイクロプロセッサに関する。
第５図は、従来のマイクロプロセッサを用いたエミュレ
ーション装置の部分図である。エミューレーション装置
はユーザの作成した応用プログラムのデパックを効率良
く行うための装置でユーザシステムの替わりとなり応用
プログラムを実時間で実行（以後、この状態をエミュレ
ーションと呼ぶ）でき、ユーザの設定したアドレスのプ
ログラムを実行したらエミュレータ３ンを中断（以後こ
の状態をブレークと呼ぶ）シ、その時のレジスタの内容
を表示する機能や、メモリやレジスタの内容の表示や書
き換え等の機能を持っている。
ーション装置の部分図である。エミューレーション装置
はユーザの作成した応用プログラムのデパックを効率良
く行うための装置でユーザシステムの替わりとなり応用
プログラムを実時間で実行（以後、この状態をエミュレ
ーションと呼ぶ）でき、ユーザの設定したアドレスのプ
ログラムを実行したらエミュレータ３ンを中断（以後こ
の状態をブレークと呼ぶ）シ、その時のレジスタの内容
を表示する機能や、メモリやレジスタの内容の表示や書
き換え等の機能を持っている。
応用プログラムは代替メモリ３に格納されており、エミ
ュレーション中は特権モード状態でないため、特権モー
ド状態を表わすＳＶＭＯＤＥ信号は“Ｏ”レベルとなっ
ており、マイクロプロセッサ１′から出力されたＳＶＭ
ＯＤＥ信号をチップセレクト（Ｏ８）入力とするオルタ
ネ−トメモリ２はチップセレクトが正論理入力のためイ
ンアクティブ状態で代替メモリ３はチップセレクト入力
が負論理のためアクティブ状態となり代替メモリ３上の
応用プログラムが実行される。
ュレーション中は特権モード状態でないため、特権モー
ド状態を表わすＳＶＭＯＤＥ信号は“Ｏ”レベルとなっ
ており、マイクロプロセッサ１′から出力されたＳＶＭ
ＯＤＥ信号をチップセレクト（Ｏ８）入力とするオルタ
ネ−トメモリ２はチップセレクトが正論理入力のためイ
ンアクティブ状態で代替メモリ３はチップセレクト入力
が負論理のためアクティブ状態となり代替メモリ３上の
応用プログラムが実行される。
ここでユーザの設定したブレークをさせたいアドレスを
プログラムを実行した場合、ブレーク状態に移行させる
ために不図示のブレーク回路より特権割り込み要求信号
ａが発生し、マイクロプロセッサ１′の特権割り込み入
力端子ＳＶＩに入力される。マイクロプロセッサ１′は
特権割り込−ｔを受は付けると特権モード信号ＳＶＭＯ
ＤＥを“１”とする。これによりマイクロプロセ、す１
内部の割り込み禁止回路は入力であるＳＶＭＯＤＥ信号
“１”となったため割り込みの受は付けを禁止する。ま
た代替メモリ３はインアクティブ状態、オルタネ−トメ
モリ２はアクティブ状態となりオルタネ−トメモリ２に
格納されたモニタプ四グラムが実行され、ブレーク状態
となる。
プログラムを実行した場合、ブレーク状態に移行させる
ために不図示のブレーク回路より特権割り込み要求信号
ａが発生し、マイクロプロセッサ１′の特権割り込み入
力端子ＳＶＩに入力される。マイクロプロセッサ１′は
特権割り込−ｔを受は付けると特権モード信号ＳＶＭＯ
ＤＥを“１”とする。これによりマイクロプロセ、す１
内部の割り込み禁止回路は入力であるＳＶＭＯＤＥ信号
“１”となったため割り込みの受は付けを禁止する。ま
た代替メモリ３はインアクティブ状態、オルタネ−トメ
モリ２はアクティブ状態となりオルタネ−トメモリ２に
格納されたモニタプ四グラムが実行され、ブレーク状態
となる。
〔発明が解決しようとする問題点丁
上述した従来のマイクロプロセッサを用いたエミュレー
ション装置では、応用プログラムを実行していないブレ
ーク状態の時は割り込みが全て禁止状態となっている。
ション装置では、応用プログラムを実行していないブレ
ーク状態の時は割り込みが全て禁止状態となっている。
この事は次の様な場合に問題となる。
第６図は、マイクロプロセッサ１′によりＤＣモータ１
３を制御するシステムになっている。
３を制御するシステムになっている。
ユーザシステムの部分図でマイクロプロセッサ１′のポ
ート出力が四−パスフィルタ１２０入力に接続され、ロ
ーパスフィルタ１２の出力はＤＣモータ１３の電源電圧
となっている。マイクロプロセッサ１′のポート出力は
内蔵のタイマーが一巡し、オーバーフローする毎に発生
するオーバーフロー割り込みの処理にルーチンにより“
１”にセットされる。また、予め設定しておいた値とタ
イマーのカウント値が一致した時に発生するタイマー割
り込みの処理ルーチンにより“０”にセットさｈる。こ
のタイマー割り込みのための設定値を多くするとタイマ
ー割り込みの発生が遅れるため、その分だけポート出力
が“１″の期間が長くなる。このタイミングを示したも
のが第７図である。ポート出力はローパスフィルタ１２
により電圧の変化となるため、この電圧によりＤＣモー
タ１３の回転数の制御が行える。
ート出力が四−パスフィルタ１２０入力に接続され、ロ
ーパスフィルタ１２の出力はＤＣモータ１３の電源電圧
となっている。マイクロプロセッサ１′のポート出力は
内蔵のタイマーが一巡し、オーバーフローする毎に発生
するオーバーフロー割り込みの処理にルーチンにより“
１”にセットされる。また、予め設定しておいた値とタ
イマーのカウント値が一致した時に発生するタイマー割
り込みの処理ルーチンにより“０”にセットさｈる。こ
のタイマー割り込みのための設定値を多くするとタイマ
ー割り込みの発生が遅れるため、その分だけポート出力
が“１″の期間が長くなる。このタイミングを示したも
のが第７図である。ポート出力はローパスフィルタ１２
により電圧の変化となるため、この電圧によりＤＣモー
タ１３の回転数の制御が行える。
このシステムでは、ボートの出力を割り込み処理ルーチ
ンで変化させているため、エミュレーション装置を用い
てこのシステムのプログラムをデパックする場合、ブレ
ーク状態となると割り込みが禁止状態となり、ポート出
力はブレーク直前の値を保持したまま、変化しなくなる
。もし、ブレーク時にポート出力が“１”であった場合
、ローパスフィルタ１２の出力は最大電圧となり、ＤＣ
モータ１３に最大電圧が加わったままとなる。
ンで変化させているため、エミュレーション装置を用い
てこのシステムのプログラムをデパックする場合、ブレ
ーク状態となると割り込みが禁止状態となり、ポート出
力はブレーク直前の値を保持したまま、変化しなくなる
。もし、ブレーク時にポート出力が“１”であった場合
、ローパスフィルタ１２の出力は最大電圧となり、ＤＣ
モータ１３に最大電圧が加わったままとなる。
この状態で長時間、放置されると、ＤＣモータ１３のフ
ィルが過電圧のため焼き切れるという事態が発生する事
も考えられ、重大な問題点となっていた。
ィルが過電圧のため焼き切れるという事態が発生する事
も考えられ、重大な問題点となっていた。
本発明のマイクロプロセッサは、割り込み禁止回路への
入力となる特権モード信号をマスクする回路と、特権割
り込み以外の割り込みが発生し、その割り込みの復帰命
令の実行が終了するまでの間、信号を出力する回路と、
その信号により特権モード信号をマスクする回路を有し
ている。
入力となる特権モード信号をマスクする回路と、特権割
り込み以外の割り込みが発生し、その割り込みの復帰命
令の実行が終了するまでの間、信号を出力する回路と、
その信号により特権モード信号をマスクする回路を有し
ている。
第１図は、本発明の実施例１のマイクロプロセッサを用
いたエミュレーション装置の部分図である。
いたエミュレーション装置の部分図である。
レジスタ５は、マイクロプロセッサ１が特権モード中に
割り込み処理を行うモードにするか行えないモードにす
るかを設定するレジスタで“１″で特権モード中に割り
込み処理を行えないモード″０″で割り込み処理を行え
るモードとなる。
割り込み処理を行うモードにするか行えないモードにす
るかを設定するレジスタで“１″で特権モード中に割り
込み処理を行えないモード″０″で割り込み処理を行え
るモードとなる。
Ｒ−８フリツプフロツプ８は、特権割り込み以外の割り
込みが発生し、その割り退入の復帰命令の実行が終了す
るまでの間、出力する割り込みモード信号の発生回路で
、セット入力Ｓにはレジスタ５の出力Ｑと割り込みから
の復帰命令が終了した事を示すＲＥＴＩ信号を入力とす
る２人力ＯＲゲート６の出力が、またリセット入力Ｒに
は割り込み処理の始まりを示すＩＮＴ信号が入力されて
いる。尚、リセット入力Ｒ，セッタ入力Ｓ共に“１”の
場合は出力Ｑは“１″とする。またその出力Ｑは、２人
力ＡＮＤゲート９の入力に接続されており、２人力ＡＮ
Ｄゲート９のもう一方の入力に接続された特権モード中
は“１”を出力する特権モード信号ＳＶＭＯＤＥＯのマ
スク信号となっている。
込みが発生し、その割り退入の復帰命令の実行が終了す
るまでの間、出力する割り込みモード信号の発生回路で
、セット入力Ｓにはレジスタ５の出力Ｑと割り込みから
の復帰命令が終了した事を示すＲＥＴＩ信号を入力とす
る２人力ＯＲゲート６の出力が、またリセット入力Ｒに
は割り込み処理の始まりを示すＩＮＴ信号が入力されて
いる。尚、リセット入力Ｒ，セッタ入力Ｓ共に“１”の
場合は出力Ｑは“１″とする。またその出力Ｑは、２人
力ＡＮＤゲート９の入力に接続されており、２人力ＡＮ
Ｄゲート９のもう一方の入力に接続された特権モード中
は“１”を出力する特権モード信号ＳＶＭＯＤＥＯのマ
スク信号となっている。
割り込み禁止回路４は、入力に“１”を入力する事によ
り割り込みの発生を禁止する回路で入力にはレジスタ５
の出力Ｑと２人力ＡＮＤゲート９の出力ＳＶＭＯＤＥを
入力とする２人力ＡＮＤゲート７の出力が接続されてい
る。
り割り込みの発生を禁止する回路で入力にはレジスタ５
の出力Ｑと２人力ＡＮＤゲート９の出力ＳＶＭＯＤＥを
入力とする２人力ＡＮＤゲート７の出力が接続されてい
る。
マイクロプロセッサｌのオルタネ−トメモリ２、代替メ
モリ３は、マイクロプロセッサ１のＳＶＭＯＤＥ信号が
、オルタネ−トメモリ２、代替メモリ３のチップセレク
ト入力Ｃ８へ、アドレスＡＯ〜１５、データＤＯ〜７は
、各々が接続されている。また、オルタネ−トメモリ２
はブレーク中にアクティブになるメモリでモニタプログ
ラムが格納されており代替メモリ３はエミュレーション
中にアクティブになるメモリで応用プロゲラ゛ムが格納
されている。
モリ３は、マイクロプロセッサ１のＳＶＭＯＤＥ信号が
、オルタネ−トメモリ２、代替メモリ３のチップセレク
ト入力Ｃ８へ、アドレスＡＯ〜１５、データＤＯ〜７は
、各々が接続されている。また、オルタネ−トメモリ２
はブレーク中にアクティブになるメモリでモニタプログ
ラムが格納されており代替メモリ３はエミュレーション
中にアクティブになるメモリで応用プロゲラ゛ムが格納
されている。
尚、本実施例では、割り込み処理ルーチンではレジスタ
の値を破壊しない、またモニタプログラムではスタック
ポインタを使用しないと規定する。
の値を破壊しない、またモニタプログラムではスタック
ポインタを使用しないと規定する。
まず、レジスタ５に“１”が設定された場合の動作を説
明する。
明する。
レジスタ５の出力Ｑが“１”のため２人力ＯＲゲート６
の出力は“１”となりＲ−Ｓフリップフロップ８の出力
Ｑは常に“１”となる。従って２人力ＡＮＤゲート９の
出力ＳＶＭＯＤＥは入力のＳＶＭＯＤＥＯ信号と同一と
なる。また、２人力ＮＡＮＤゲート７の出力は一方の入
力がレジスタ５の出力Ｑに接続されており、これが、１
′のため、ＳＶＭＯＤＥ信号と同一となる。このため特
権モード中でない場合は、ＳＶＭＯＤＥＯ＝”Ｏ″でＳ
ＶＭＯＤＥも“Ｏ”で割り込み禁止回路４の入力は“０
”で割り込み許可状態となっており、代替メモリ３のチ
ップセレクト入力Ｃ８が“０″のためアクティブ状態と
なり応用プログラムが実行される。また、特権モード中
はＳＶＭＯＤＥＯ＝“１”でＳＶＭＯＤＥも“１”とな
り割り込み禁止回路４の入力は“１″で割り込み禁止状
態で、オルタネ−トメモリ２のチップセレクト入力Ｏ８
が“１”のためアクティブ状態となり、モニタプログラ
ムが実行される。
の出力は“１”となりＲ−Ｓフリップフロップ８の出力
Ｑは常に“１”となる。従って２人力ＡＮＤゲート９の
出力ＳＶＭＯＤＥは入力のＳＶＭＯＤＥＯ信号と同一と
なる。また、２人力ＮＡＮＤゲート７の出力は一方の入
力がレジスタ５の出力Ｑに接続されており、これが、１
′のため、ＳＶＭＯＤＥ信号と同一となる。このため特
権モード中でない場合は、ＳＶＭＯＤＥＯ＝”Ｏ″でＳ
ＶＭＯＤＥも“Ｏ”で割り込み禁止回路４の入力は“０
”で割り込み許可状態となっており、代替メモリ３のチ
ップセレクト入力Ｃ８が“０″のためアクティブ状態と
なり応用プログラムが実行される。また、特権モード中
はＳＶＭＯＤＥＯ＝“１”でＳＶＭＯＤＥも“１”とな
り割り込み禁止回路４の入力は“１″で割り込み禁止状
態で、オルタネ−トメモリ２のチップセレクト入力Ｏ８
が“１”のためアクティブ状態となり、モニタプログラ
ムが実行される。
以上、説明した様にレジスタ５が“１”に設定されてい
る場合は、ブレーク状態つまり特権モード中は、割り込
み禁止状態となり、従来と同じ動作となる。
る場合は、ブレーク状態つまり特権モード中は、割り込
み禁止状態となり、従来と同じ動作となる。
このモードは、応用プログラムのデバッグが初期の段階
で割り込み処理ルーチンの動作が完全ない場合に、ブレ
ーク中に割り込みが発生し、割り込み処理ルーチン実行
中に暴走してしまう事を防ぐ事ができる。
で割り込み処理ルーチンの動作が完全ない場合に、ブレ
ーク中に割り込みが発生し、割り込み処理ルーチン実行
中に暴走してしまう事を防ぐ事ができる。
次にレジスタ“０”に設定された場合の動作を説明する
。
。
２人力ＡＮＤゲート７の入力の一方がレジスタ５の出力
Ｑで“０”のため出力は“０”となりＳＶＭＯＤＥ信号
の状態に関わりなく割り込み禁止回路４は割り込み許可
状態となる。
Ｑで“０”のため出力は“０”となりＳＶＭＯＤＥ信号
の状態に関わりなく割り込み禁止回路４は割り込み許可
状態となる。
Ｒ−８フリップフｐ、プ８は、レジスタ５の出力Ｑが“
１″→“０”となって２人力ＯＲゲート６の出力が“０
”となっても出力Ｑは“１”を保持している。この状態
で、特権割り込み要求ＳｖＩ入力にａより信号が入力さ
れ特権割り込みが受は付けられＳＶＭＯＤＥＯ信号が“
１”となると２人力ＡＮＤゲート９の出力ＳＶＭＯＤＥ
も“１”となりオルタネ−トメモリ２のチップセレクト
入力Ｃ８が“１”となりオルタネ−トメモリがアクティ
ブ状態になりモニタプログラムが実行される。
１″→“０”となって２人力ＯＲゲート６の出力が“０
”となっても出力Ｑは“１”を保持している。この状態
で、特権割り込み要求ＳｖＩ入力にａより信号が入力さ
れ特権割り込みが受は付けられＳＶＭＯＤＥＯ信号が“
１”となると２人力ＡＮＤゲート９の出力ＳＶＭＯＤＥ
も“１”となりオルタネ−トメモリ２のチップセレクト
入力Ｃ８が“１”となりオルタネ−トメモリがアクティ
ブ状態になりモニタプログラムが実行される。
ここで割り込み要求が発生すると、その時点で実行中の
命令が終了後、割り込み処理が始まりＩＮＴ信号が出力
される。この信号によりＲ−Ｓフリ、プフロップ８はリ
セットされ出力Ｑは“θ″となり、２人力ＡＮＤゲート
９の出力ＳＶＭＯＤＥは“０”となり代替メモリ３がア
クティブ状態となる。プログラムカウントプログラムス
テータスワードを代替メモリ３上のスタックに退避し、
割り込み処理ルーチンへ分岐し、割り込み処理を終える
。その後割り込み処理ルーチン実行後割り込みからの復
帰命令を実行し、スタックよりプ四グラムカウンタプロ
グラムステータスワードを復帰し、その後［ＴＩ信号を
出力する。この信号によりＲ−８フリツプフロツプ８の
出力Ｑが“１”となりＳ ＶＭＯＤ Ｅ信号が“１″と
なりオルタネ−トメモリ２がアクティブ状態となり、モ
ニタプログラムの実行が再開される。、この時の各信号
のタイミングを第２図に示す。
命令が終了後、割り込み処理が始まりＩＮＴ信号が出力
される。この信号によりＲ−Ｓフリ、プフロップ８はリ
セットされ出力Ｑは“θ″となり、２人力ＡＮＤゲート
９の出力ＳＶＭＯＤＥは“０”となり代替メモリ３がア
クティブ状態となる。プログラムカウントプログラムス
テータスワードを代替メモリ３上のスタックに退避し、
割り込み処理ルーチンへ分岐し、割り込み処理を終える
。その後割り込み処理ルーチン実行後割り込みからの復
帰命令を実行し、スタックよりプ四グラムカウンタプロ
グラムステータスワードを復帰し、その後［ＴＩ信号を
出力する。この信号によりＲ−８フリツプフロツプ８の
出力Ｑが“１”となりＳ ＶＭＯＤ Ｅ信号が“１″と
なりオルタネ−トメモリ２がアクティブ状態となり、モ
ニタプログラムの実行が再開される。、この時の各信号
のタイミングを第２図に示す。
以上説明した様にレジスタ５が“０”に設定されている
とブレーク状態つまり特権モード中に割り込み要求があ
った場合、割り込みが発生し、代替メモリ３上の応用プ
ログラムの割り込み処理ルーチンを実行する事ができる
。
とブレーク状態つまり特権モード中に割り込み要求があ
った場合、割り込みが発生し、代替メモリ３上の応用プ
ログラムの割り込み処理ルーチンを実行する事ができる
。
第３図は本発明の実施例２のマイクロプロセ。
すを用いたエミュレーション装置の部分図である。
実施例１の違う部分は、特権割り込み以外の割り込みが
発生し、その割り込みの復帰命令の実行が終了するまで
の間、出力する割り込みモード信号発生回路だけでその
他の部分は同一である。
発生し、その割り込みの復帰命令の実行が終了するまで
の間、出力する割り込みモード信号発生回路だけでその
他の部分は同一である。
この割り込みモード信号発生回路の動作を説明する。
特権モード中でない場合、ＳＶＭＯＤＥＯ信号は“０”
なので１６進アツプダウンカウンタｌＯのリセット入力
Ｒは“０”となりカウンタ１０はリセット状態とな９て
いる。この時のカウンタ１０の出力ＱＡ、ＱＢ、Ｑｃ、
ＱＤは全て“０”となる、この後、特権モード中になり
、ＳＶＭＯＤＥＯが１′の場合カウンタ１０のイネーブ
ル入力ＥＮが“１”なのでカウント許可状態にならず出
力ＱＡ、ＱＢ、Ｑｃ、ＱＤは全て“Ｏ”のままで４人力
ＮＯＲゲー）１１の出力は１′のままで特権モード信号
はマスクされないため従来技術と同様の動作となる。レ
ジスタ５の出力Ｑが０″の場合は、カウンタ１０がカウ
ント許可状態となり、割り込みの発生によりＩＮＴ信号
が“１″となりカウンタ１０のアップカウント入力とな
っているためカウントアツプされ、出力はＱＡ＝１．Ｑ
！１＝０゜Ｑ、＝ ０ 、 ＱＴ、＝ ０となり、４人
力Ｎ０ＩＲゲート１１の出力は“０″となり、特権モー
ド信号ＳＶＭＯＤＥは“０”となり、実施例１と同様に
代替メモリ３上の割り込み処理ルーチンを実行する。こ
こで実施例１では許していなかった多重割り込みが発生
すると、ＩＮＴ信号が再び“１”となりカウンタ１０は
さらにカウントアツプされ出力はＱＡ＝０．Ｑ！１＝１
．Ｑｃ＝Ｏとなり４人力ＮＯＲゲート１１の出力は“Ｏ
”のままのためそのまま代替メモリ３上のプログラムが
実行されている。多重に入った割り込みの復帰命令が実
行されＲＥＴＩ信号“１”となるとカウンタ１０はダウ
ンカウントされ出力はＱＡ＝１．ＱＢ＝Ｏ，Ｑｃ＝０．
ＱＤ＝０となり次に最初の割り込みに対する復帰命令が
実行されＲＥＴＩ信号が再び“１”となるとカウンタ１
０はさらにダウンカウントされ出力はＱＡ。
なので１６進アツプダウンカウンタｌＯのリセット入力
Ｒは“０”となりカウンタ１０はリセット状態とな９て
いる。この時のカウンタ１０の出力ＱＡ、ＱＢ、Ｑｃ、
ＱＤは全て“０”となる、この後、特権モード中になり
、ＳＶＭＯＤＥＯが１′の場合カウンタ１０のイネーブ
ル入力ＥＮが“１”なのでカウント許可状態にならず出
力ＱＡ、ＱＢ、Ｑｃ、ＱＤは全て“Ｏ”のままで４人力
ＮＯＲゲー）１１の出力は１′のままで特権モード信号
はマスクされないため従来技術と同様の動作となる。レ
ジスタ５の出力Ｑが０″の場合は、カウンタ１０がカウ
ント許可状態となり、割り込みの発生によりＩＮＴ信号
が“１″となりカウンタ１０のアップカウント入力とな
っているためカウントアツプされ、出力はＱＡ＝１．Ｑ
！１＝０゜Ｑ、＝ ０ 、 ＱＴ、＝ ０となり、４人
力Ｎ０ＩＲゲート１１の出力は“０″となり、特権モー
ド信号ＳＶＭＯＤＥは“０”となり、実施例１と同様に
代替メモリ３上の割り込み処理ルーチンを実行する。こ
こで実施例１では許していなかった多重割り込みが発生
すると、ＩＮＴ信号が再び“１”となりカウンタ１０は
さらにカウントアツプされ出力はＱＡ＝０．Ｑ！１＝１
．Ｑｃ＝Ｏとなり４人力ＮＯＲゲート１１の出力は“Ｏ
”のままのためそのまま代替メモリ３上のプログラムが
実行されている。多重に入った割り込みの復帰命令が実
行されＲＥＴＩ信号“１”となるとカウンタ１０はダウ
ンカウントされ出力はＱＡ＝１．ＱＢ＝Ｏ，Ｑｃ＝０．
ＱＤ＝０となり次に最初の割り込みに対する復帰命令が
実行されＲＥＴＩ信号が再び“１”となるとカウンタ１
０はさらにダウンカウントされ出力はＱＡ。
ｑＢ＋ Ｑｃ−ＱＤ全て“０”となり４人力ＮＯＲゲー
ト１１の出力が“ｌ”となりＳＶＭＯＤＥ信号も“１”
となりオルタネ−トメモリ２上のモニタプログラムの実
行が再開される。この時の各信号のタイミングを第４図
に示す。
ト１１の出力が“ｌ”となりＳＶＭＯＤＥ信号も“１”
となりオルタネ−トメモリ２上のモニタプログラムの実
行が再開される。この時の各信号のタイミングを第４図
に示す。
この様に割り込みが多重に入って来た場合でもカウンタ
１０がオーバーフローしない範囲で最大のレベルである
１５種までは正常に動作する。通常、割り込みは多重に
起った場合でも２重ぐらいまでで１５重までの回路を持
っていれば問題はない。
１０がオーバーフローしない範囲で最大のレベルである
１５種までは正常に動作する。通常、割り込みは多重に
起った場合でも２重ぐらいまでで１５重までの回路を持
っていれば問題はない。
実施例２では、この様に多重割り込みが発生した場合で
も、正常に応用プログラムの割り込み処理ルーチンを実
行する事ができる。
も、正常に応用プログラムの割り込み処理ルーチンを実
行する事ができる。
以上説明したように本発明のマイクロプロセッサは、割
り込み禁止回路への入力となる特権モード信号をマスク
とする回路と、割り込みモード発生回路と、その信号に
より特権モード信号をマスクする回路を有する事により
、エミュレーション装置において、ブレーク中に割り込
みを受は付け、応用プログラムの割り込み処理ルーチン
を実行する事ができるという利点がある。
り込み禁止回路への入力となる特権モード信号をマスク
とする回路と、割り込みモード発生回路と、その信号に
より特権モード信号をマスクする回路を有する事により
、エミュレーション装置において、ブレーク中に割り込
みを受は付け、応用プログラムの割り込み処理ルーチン
を実行する事ができるという利点がある。
第１図は本発明の実施例１０マイクロプロセツサを用い
たエミュレーション装置の部分図、第３図は本発明の実
施例２のマイクロプロセッサを用いたエミュレーション
装置の部分図、第５図は従来のマイクロプロセッサを用
いたエミュレーション装置の部分図、第６図はマイクロ
プロセッサによりＤＣモータを制御するシステムの部分
図、第７図はモータ制御時の各部のタイミング図である
。 第２図は実施例１の特権モード中に割り込みが発生した
場合のタイミング図、第４図は実施例２の特権モード中
に割り込みが発生した場合のタイミング図である。 １・・・・・・本発明のマイクロプロセッサ、１′・・
・・・・従来のマイクロプロセッサ、２・・・・・・オ
ルタネ−トメモリ、３・・・・・・代替メモリ、４・・
・・・・割り込み禁止回路、５・・・・・・レジスタ、
６・・・・・・２人力ＯＲゲート、７．９・・・・・・
２人力ＡＮＤゲート、８・・・・・・Ｒ−８フリツプフ
ロ、プ、１０・・・・・・１６進アツプダウンカウンタ
、１１・・・・・・４人力ＮＯＲゲート、１２・・・・
・・ローパスフィルタ、１３・・・・・・ＤＣモータ。 代理人 弁理士 内 原 音 ａ−へ） 第 ５ 図 箭 ２ 回
たエミュレーション装置の部分図、第３図は本発明の実
施例２のマイクロプロセッサを用いたエミュレーション
装置の部分図、第５図は従来のマイクロプロセッサを用
いたエミュレーション装置の部分図、第６図はマイクロ
プロセッサによりＤＣモータを制御するシステムの部分
図、第７図はモータ制御時の各部のタイミング図である
。 第２図は実施例１の特権モード中に割り込みが発生した
場合のタイミング図、第４図は実施例２の特権モード中
に割り込みが発生した場合のタイミング図である。 １・・・・・・本発明のマイクロプロセッサ、１′・・
・・・・従来のマイクロプロセッサ、２・・・・・・オ
ルタネ−トメモリ、３・・・・・・代替メモリ、４・・
・・・・割り込み禁止回路、５・・・・・・レジスタ、
６・・・・・・２人力ＯＲゲート、７．９・・・・・・
２人力ＡＮＤゲート、８・・・・・・Ｒ−８フリツプフ
ロ、プ、１０・・・・・・１６進アツプダウンカウンタ
、１１・・・・・・４人力ＮＯＲゲート、１２・・・・
・・ローパスフィルタ、１３・・・・・・ＤＣモータ。 代理人 弁理士 内 原 音 ａ−へ） 第 ５ 図 箭 ２ 回
Claims (1)
- 特権割り込みとその割り込みからの復帰命令を持ち、特
権割り込みが発生し、その割り込みの復帰命令の実行が
終了するまでの間、出力される特権モード信号と、その
特権モード信号を入力とする割り込み禁止回路を持つマ
イクロプロセッサにおいて、割り込み禁止回路への入力
となる特権モード信号をマスクする回路を特権割り込み
が発生し、その割り込みの復帰命令の実行が終了するま
での間、信号を出力する回路と、その信号により前記特
権モード信号をマスクする回路を持つ事を特徴とするマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011358A JPH01184545A (ja) | 1988-01-19 | 1988-01-19 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011358A JPH01184545A (ja) | 1988-01-19 | 1988-01-19 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184545A true JPH01184545A (ja) | 1989-07-24 |
Family
ID=11775806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011358A Pending JPH01184545A (ja) | 1988-01-19 | 1988-01-19 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313915A (ja) * | 1992-05-12 | 1993-11-26 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| US7882293B2 (en) | 2003-12-23 | 2011-02-01 | Arm Limited | Interrupt masking control |
-
1988
- 1988-01-19 JP JP63011358A patent/JPH01184545A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313915A (ja) * | 1992-05-12 | 1993-11-26 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| US7882293B2 (en) | 2003-12-23 | 2011-02-01 | Arm Limited | Interrupt masking control |
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