JPS6230452B2 - - Google Patents
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- Publication number
- JPS6230452B2 JPS6230452B2 JP54107014A JP10701479A JPS6230452B2 JP S6230452 B2 JPS6230452 B2 JP S6230452B2 JP 54107014 A JP54107014 A JP 54107014A JP 10701479 A JP10701479 A JP 10701479A JP S6230452 B2 JPS6230452 B2 JP S6230452B2
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- JP
- Japan
- Prior art keywords
- address
- memory
- output
- instruction
- addresses
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- Microcomputers (AREA)
Description
【発明の詳細な説明】
この発明はマイクロ・プログラムによつて制御
される情報処理装置に関し、特に待ち時間の制御
方式に関するものである。
される情報処理装置に関し、特に待ち時間の制御
方式に関するものである。
近年１個のシリコン基板上に記憶装置を内蔵し
たマイクロ・プロセツサが出現し、いろいろな用
途に使用されるようになつた。このようないわゆ
るワンチツプ・マイクロ・プロセツサにおいて
は、出力端子をキースイツチ等を介して入力端子
に導入する場合、出力端子の負荷によるスイツチ
ングスピードを考慮し、出力端子に出力信号を導
出してから適当な時間経過後に入力端子から入力
信号をマイクロ・プロセツサに導入する必要があ
る。あるいは、出力端子を使用して機械的装置等
の動作速度の遅い装置を駆動する場合、その動作
速度に見合つた時間、出力信号を導出する必要が
ある。このため、従来のマイクロ・プロセツサに
おいては、ノー・オペレーシヨン命令（以下
NOP命令と略す）を適当な数だけ実行したり、
タイマカウンタを使用し時間制御を行う方式が知
られている。しかしながらこのような方式におい
ては、プログラム・メモリーの増大を招いたり、
タイマ・カウンタが必要となり、ハードウエアが
増大し、これを大規模集積回路（以下LSIと略
す）に適用した場合チツプ面積の増大を招くとい
う欠点があつた。
たマイクロ・プロセツサが出現し、いろいろな用
途に使用されるようになつた。このようないわゆ
るワンチツプ・マイクロ・プロセツサにおいて
は、出力端子をキースイツチ等を介して入力端子
に導入する場合、出力端子の負荷によるスイツチ
ングスピードを考慮し、出力端子に出力信号を導
出してから適当な時間経過後に入力端子から入力
信号をマイクロ・プロセツサに導入する必要があ
る。あるいは、出力端子を使用して機械的装置等
の動作速度の遅い装置を駆動する場合、その動作
速度に見合つた時間、出力信号を導出する必要が
ある。このため、従来のマイクロ・プロセツサに
おいては、ノー・オペレーシヨン命令（以下
NOP命令と略す）を適当な数だけ実行したり、
タイマカウンタを使用し時間制御を行う方式が知
られている。しかしながらこのような方式におい
ては、プログラム・メモリーの増大を招いたり、
タイマ・カウンタが必要となり、ハードウエアが
増大し、これを大規模集積回路（以下LSIと略
す）に適用した場合チツプ面積の増大を招くとい
う欠点があつた。
この発明の目的は、前述の欠点を除去し、プロ
グラム・メモリの増大や、タイマ・カウンタを使
用することなく、時間制御を行うことが可能で安
価な情報処理装置を提供することにある。
グラム・メモリの増大や、タイマ・カウンタを使
用することなく、時間制御を行うことが可能で安
価な情報処理装置を提供することにある。
従来の情報処理装置を示した第１図において、
１０はマイクロ・プログラムを格納するリード・
オンリー・メモリ（以下ROMと略す）であり、
Ｎ個のアドレス空間を有する。１１はROM１０
のアドレスを指定するプログラム・カウンタであ
り、１２はプログラム・カウンタ１１を退避する
スタツク・レジスタで、プログラム・カウンタ１
１およびスタツクレジスタ１２はｎビツトの出力
情報を有し、２n個のアドレスを指定できる。１
３はプログラム・カウンタ１１の出力を受けて
ROM１０のアドレス選択信号に変換するアドレ
ス・デコーダで、１４はROM１０の出力を受け
て各種の演算処理、制御信号の発生等を行う制御
装置（以下CPUと略す）である。１５はCPU１
４に制御され、時間の制御を行うタイマ・カウン
タである。Ｉ１１およびＯ１０はそれぞれ入力端
子、出力端子であり、１６は情報処理装置の外部
に付加したスイツチである。今、出力端子Ｏ１０
に出力信号を導出し、スイツチ１６を介して入力
端子Ｉ１１から入力信号を導入する場合、出力端
子Ｏ１０の負荷容量等によるスツチング時間の遅
れを考慮し、出力命令実行後、適当な時間経過後
に入力命令を実行する必要がある。第２図ａは前
述の処理手順を示すフローチヤートであり、出力
命令実行後、NOP命令の実行により待ち時間を
挿入し、入力命令実行している。ここでNOP命
令実行時間をｔo、実行回数をm1とすると待ち時
間twは ｔw＝ｔo×m1 となるが、待ち時間ｔwが大きくNOP命令実行時
間が小さいと単位時間あたりの実行回数m1が増
大し、ROMの使用効率が非常に悪くなり、ROM
容量の増大を招く。このためタイマ・カウンタを
設けて待ち時間の制御を行う方法がある。第２図
ｂにそのフローチヤートを示す。この場合タイマ
カウンタのカウント回数を適当に設定すれば
ROMの使用効率はあまり悪くならないが、タイ
マーカウンタが必要となり、ハードウエアの増大
を招く。このため、LSIに適用した場合ROM容量
の増大や、その他のハードウエアの増大を招き
LSIの原価低減に支障をきたすという欠点があつ
た。
１０はマイクロ・プログラムを格納するリード・
オンリー・メモリ（以下ROMと略す）であり、
Ｎ個のアドレス空間を有する。１１はROM１０
のアドレスを指定するプログラム・カウンタであ
り、１２はプログラム・カウンタ１１を退避する
スタツク・レジスタで、プログラム・カウンタ１
１およびスタツクレジスタ１２はｎビツトの出力
情報を有し、２n個のアドレスを指定できる。１
３はプログラム・カウンタ１１の出力を受けて
ROM１０のアドレス選択信号に変換するアドレ
ス・デコーダで、１４はROM１０の出力を受け
て各種の演算処理、制御信号の発生等を行う制御
装置（以下CPUと略す）である。１５はCPU１
４に制御され、時間の制御を行うタイマ・カウン
タである。Ｉ１１およびＯ１０はそれぞれ入力端
子、出力端子であり、１６は情報処理装置の外部
に付加したスイツチである。今、出力端子Ｏ１０
に出力信号を導出し、スイツチ１６を介して入力
端子Ｉ１１から入力信号を導入する場合、出力端
子Ｏ１０の負荷容量等によるスツチング時間の遅
れを考慮し、出力命令実行後、適当な時間経過後
に入力命令を実行する必要がある。第２図ａは前
述の処理手順を示すフローチヤートであり、出力
命令実行後、NOP命令の実行により待ち時間を
挿入し、入力命令実行している。ここでNOP命
令実行時間をｔo、実行回数をm1とすると待ち時
間twは ｔw＝ｔo×m1 となるが、待ち時間ｔwが大きくNOP命令実行時
間が小さいと単位時間あたりの実行回数m1が増
大し、ROMの使用効率が非常に悪くなり、ROM
容量の増大を招く。このためタイマ・カウンタを
設けて待ち時間の制御を行う方法がある。第２図
ｂにそのフローチヤートを示す。この場合タイマ
カウンタのカウント回数を適当に設定すれば
ROMの使用効率はあまり悪くならないが、タイ
マーカウンタが必要となり、ハードウエアの増大
を招く。このため、LSIに適用した場合ROM容量
の増大や、その他のハードウエアの増大を招き
LSIの原価低減に支障をきたすという欠点があつ
た。
本発明は、Ｎ個の番地が割り当てられたメモリ
と、このメモリに接続され、前記Ｎ個よりも大き
なＭ個の番地まで計数可能なアドレス発生回路と
を有し、所定の命令実行後次の命令の実行までに
待ち時間が必要な処理を実行する情報処理装置に
おいて、前記所定の命令実行後前記メモリに割当
てられていない番地を前記アドレス発生回路に設
定し、当該番地から計数を開始して特定の番地に
達した時前記次の命令の実行を起動せしめ、前記
メモリに割当てられていない番地を計数している
間は前記メモリの出力を特定の命令コードに固定
することによつてこの間を前記待ち時間とするこ
とを特徴とするものである。
と、このメモリに接続され、前記Ｎ個よりも大き
なＭ個の番地まで計数可能なアドレス発生回路と
を有し、所定の命令実行後次の命令の実行までに
待ち時間が必要な処理を実行する情報処理装置に
おいて、前記所定の命令実行後前記メモリに割当
てられていない番地を前記アドレス発生回路に設
定し、当該番地から計数を開始して特定の番地に
達した時前記次の命令の実行を起動せしめ、前記
メモリに割当てられていない番地を計数している
間は前記メモリの出力を特定の命令コードに固定
することによつてこの間を前記待ち時間とするこ
とを特徴とするものである。
第３図はこの発明の一実施例であり、３０は
ROMでＮ個（例えば1536個）のアドレスを有す
る。３１はROM３０のアドレスを指定するプロ
グラム・カウンタであり、３２はプログラム・カ
ウンタ３１を退避するスタツク・レジスタで、プ
ログラム・カウンタ３１およびスタツク・レジス
タ３２はそれぞれｎビツトの出力情報を有し、２
n個のアドレスを指定できるが、これはROM３０
が有するアドレスＮよりも大きい（例えばｎ＝11
で指定可能アドレスは2048）とする。３３はアド
レスデコーダで３４はCPUであり、３５はサブ
ルーチンコール命令実行時出力され、プログラ
ム・カウンタ３１の内容をスタツクレジスタ３２
に退避するための制御信号である。３６は、サブ
ルーチン・リターン命令実行時に出力されスタツ
クレジスタ３２の内容をプログラムカウンタ３１
に復元するための制御信号であり、３７はプログ
ラムカウンタ３１の内容が2047番地を指定した場
合出力される信号で、制御信号３６とともに、
ORゲート３８の入力信号となる。従つて信号３
７が出力された場合は、サブルーチンリターン命
令と同様な動作となる。第４図は、第３図ROM
３０およびアドレスデコーダ３３の詳細図であ
り、４０はROM、４３はアドレスデコーダで、
Ｐ１〜Ｐ１１はプログラムカウンタからの出力信
号、Ｒ０〜RnはROM４０の出力である。またa0
〜a1535およびa2047はアドレスデコーダ４３の出力
で、４７はインバータである。
ROMでＮ個（例えば1536個）のアドレスを有す
る。３１はROM３０のアドレスを指定するプロ
グラム・カウンタであり、３２はプログラム・カ
ウンタ３１を退避するスタツク・レジスタで、プ
ログラム・カウンタ３１およびスタツク・レジス
タ３２はそれぞれｎビツトの出力情報を有し、２
n個のアドレスを指定できるが、これはROM３０
が有するアドレスＮよりも大きい（例えばｎ＝11
で指定可能アドレスは2048）とする。３３はアド
レスデコーダで３４はCPUであり、３５はサブ
ルーチンコール命令実行時出力され、プログラ
ム・カウンタ３１の内容をスタツクレジスタ３２
に退避するための制御信号である。３６は、サブ
ルーチン・リターン命令実行時に出力されスタツ
クレジスタ３２の内容をプログラムカウンタ３１
に復元するための制御信号であり、３７はプログ
ラムカウンタ３１の内容が2047番地を指定した場
合出力される信号で、制御信号３６とともに、
ORゲート３８の入力信号となる。従つて信号３
７が出力された場合は、サブルーチンリターン命
令と同様な動作となる。第４図は、第３図ROM
３０およびアドレスデコーダ３３の詳細図であ
り、４０はROM、４３はアドレスデコーダで、
Ｐ１〜Ｐ１１はプログラムカウンタからの出力信
号、Ｒ０〜RnはROM４０の出力である。またa0
〜a1535およびa2047はアドレスデコーダ４３の出力
で、４７はインバータである。
ここでプログラムカウンタの出力Ｐ１〜Ｐ１１
が1536番地よりも大きな番地を指定した場合アド
レスデコーダ４３の出力a0〜a1535の出力はすべて
非選択となり、ROM出力Ｒ０〜Rnはすべて−Ｖ
（論理０）となりNOP命令コード（通常すべて０
をNOPとする）と一致する。
が1536番地よりも大きな番地を指定した場合アド
レスデコーダ４３の出力a0〜a1535の出力はすべて
非選択となり、ROM出力Ｒ０〜Rnはすべて−Ｖ
（論理０）となりNOP命令コード（通常すべて０
をNOPとする）と一致する。
今、第３図Ｏ３０の出力端子を使用して、動作
速度の遅い機械的装置（図示せず）を駆動する場
合、動作速度に応じて、出力ON命令実行後、適
当な時間出力する必要がある。第５図は前述の処
理手順を示すフローチヤートであり、出力ON命
令実行後、サブルーチンコール命令により、プロ
グラムカウンタをプログラムメモリーの存在しな
いアドレス（1535番地よりも大きなアドレス）と
すると、RON出力はNOP命令が出力される。プ
ログラム・カウンタは順次カウントされNOP命
令を順次実行し、最大アドレス（2047番地）に達
する。前記最大アドレス（2047番地）において
は、サブルーチンリターン命令と同様な動作を行
うのでプログラム・カウンタは、サブルーチン・
コール命令実行アドレスの次のアドレス（出力
OFF命令実行アドレス）に復元され、出力OFF
命令を実行する。以上の説明で明らかなように、
出力時間は、プログラム・メモリに存在しない
1536番地から2047番地までのいずれのアドレスを
コールするかによつて最大512個のNOP命令実行
時間が得られる。また、それ以上の時間を得るた
めには、サブルーチン・コール命令を必要な回数
実行すればよい。第６図は本実施例のアドレス・
マツプであり、６１はプログラム・メモリ領域で
あり、６２はプログラム・メモリの存在しない領
域である。第７図はこの発明の他の実施例のアド
レス・マツプであり、７１と７３はプログラム・
メモリ領域であり、７２はプログラム・メモリの
存在しない領域である。ここで、1280番地にサブ
ルーチンリターン命令をプログラムしておき、サ
ブルーチン・コール命令にて768番地から1279番
地までのアドレスをコールすれば、余分なハード
ウエアを必要とせず、前述の実施例と同様な効果
が得られる。
速度の遅い機械的装置（図示せず）を駆動する場
合、動作速度に応じて、出力ON命令実行後、適
当な時間出力する必要がある。第５図は前述の処
理手順を示すフローチヤートであり、出力ON命
令実行後、サブルーチンコール命令により、プロ
グラムカウンタをプログラムメモリーの存在しな
いアドレス（1535番地よりも大きなアドレス）と
すると、RON出力はNOP命令が出力される。プ
ログラム・カウンタは順次カウントされNOP命
令を順次実行し、最大アドレス（2047番地）に達
する。前記最大アドレス（2047番地）において
は、サブルーチンリターン命令と同様な動作を行
うのでプログラム・カウンタは、サブルーチン・
コール命令実行アドレスの次のアドレス（出力
OFF命令実行アドレス）に復元され、出力OFF
命令を実行する。以上の説明で明らかなように、
出力時間は、プログラム・メモリに存在しない
1536番地から2047番地までのいずれのアドレスを
コールするかによつて最大512個のNOP命令実行
時間が得られる。また、それ以上の時間を得るた
めには、サブルーチン・コール命令を必要な回数
実行すればよい。第６図は本実施例のアドレス・
マツプであり、６１はプログラム・メモリ領域で
あり、６２はプログラム・メモリの存在しない領
域である。第７図はこの発明の他の実施例のアド
レス・マツプであり、７１と７３はプログラム・
メモリ領域であり、７２はプログラム・メモリの
存在しない領域である。ここで、1280番地にサブ
ルーチンリターン命令をプログラムしておき、サ
ブルーチン・コール命令にて768番地から1279番
地までのアドレスをコールすれば、余分なハード
ウエアを必要とせず、前述の実施例と同様な効果
が得られる。
以上の説明で明らかなように、この発明によれ
ば、時間制御を行うために、プログラム・メモリ
を無駄に使用することなく、またタイマ・カウン
タ等の特別なカウンタも必要としないため、ハー
ドウエアの減少が可能となり、特にLSIには非常
に有効で汎用性の高い情報処理装置を提供するこ
とができる。
ば、時間制御を行うために、プログラム・メモリ
を無駄に使用することなく、またタイマ・カウン
タ等の特別なカウンタも必要としないため、ハー
ドウエアの減少が可能となり、特にLSIには非常
に有効で汎用性の高い情報処理装置を提供するこ
とができる。
第１図は従来の情報処理装置を示すブロツク
図、第２図は、第１図を説明するためのフローチ
ヤート、第３図はこの発明の一実施例を示すブロ
ツク図、第４図は第３図の１部を説明するための
ブロツク図、第５図は第３図、第４図を説明する
ためのフローチヤート、第６図は、この発明の一
実施例のアドレスマツプ、第７図はこの発明の他
の実施例のアドレスマツプである。 １０，３０，４０……プログラム・メモリ、１
１，３１……プログラム・カウンタ、１２，３２
……スタツク・レジスタ、１３，３３，４３……
アドレス・デコーダ、１４，３４……制御装置、
１５……タイマ・カウンタ、１６……スイツチ、
３５，３６……制御信号、３７……最大アドレス
出力、３８……ORゲート、４７……インバー
タ、６１，７１，７３……プログラムメモリ領
域、６２，７２……プログラムメモリに存在しな
い領域。
図、第２図は、第１図を説明するためのフローチ
ヤート、第３図はこの発明の一実施例を示すブロ
ツク図、第４図は第３図の１部を説明するための
ブロツク図、第５図は第３図、第４図を説明する
ためのフローチヤート、第６図は、この発明の一
実施例のアドレスマツプ、第７図はこの発明の他
の実施例のアドレスマツプである。 １０，３０，４０……プログラム・メモリ、１
１，３１……プログラム・カウンタ、１２，３２
……スタツク・レジスタ、１３，３３，４３……
アドレス・デコーダ、１４，３４……制御装置、
１５……タイマ・カウンタ、１６……スイツチ、
３５，３６……制御信号、３７……最大アドレス
出力、３８……ORゲート、４７……インバー
タ、６１，７１，７３……プログラムメモリ領
域、６２，７２……プログラムメモリに存在しな
い領域。
Claims (1)
- １ Ｎ個の番地が割り当てられたメモリと、この
メモリに接続され、前記Ｎ個よりも大きなＭ個の
番地まで計数可能なアドレス発生回路とを有し、
所定の命令実行後次の命令の実行までに待ち時間
が必要な処理を実行する情報処理装置において、
前記所定の命令実行後前記メモリに割当てられて
いない番地を前記アドレス発生回路に設定し、当
該番地から計数を開始して特定の番地に達した時
前記次の命令の実行を起動せしめ、前記メモリに
割当てられていない番地を計数している間は前記
メモリの出力を特定の命令コードに固定すること
によつてこの間を前記待ち時間とすることを特徴
とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10701479A JPS5631141A (en) | 1979-08-22 | 1979-08-22 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10701479A JPS5631141A (en) | 1979-08-22 | 1979-08-22 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5631141A JPS5631141A (en) | 1981-03-28 |
| JPS6230452B2 true JPS6230452B2 (ja) | 1987-07-02 |
Family
ID=14448309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10701479A Granted JPS5631141A (en) | 1979-08-22 | 1979-08-22 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5631141A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595354A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | デ−タ処理装置 |
| JPH01261727A (ja) * | 1988-04-12 | 1989-10-18 | Rohm Co Ltd | マイクロコンピュータ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50114945A (ja) * | 1974-02-18 | 1975-09-09 |
-
1979
- 1979-08-22 JP JP10701479A patent/JPS5631141A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5631141A (en) | 1981-03-28 |
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