JPH0118461B2 - - Google Patents
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- Publication number
- JPH0118461B2 JPH0118461B2 JP21320083A JP21320083A JPH0118461B2 JP H0118461 B2 JPH0118461 B2 JP H0118461B2 JP 21320083 A JP21320083 A JP 21320083A JP 21320083 A JP21320083 A JP 21320083A JP H0118461 B2 JPH0118461 B2 JP H0118461B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- peripheral lsi
- input mode
- lsi
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はプログラマブルなCPU周辺LSI
（Ｉ／Ｏ）の出力をデイセーブルにする回路に関
する。
（Ｉ／Ｏ）の出力をデイセーブルにする回路に関
する。
入力、出力をプログラマブルに変更できる
CPU周辺LSI（Ｉ／Ｏ）は、CPUにリセツトがか
かつている間及びプログラムで初期セツトされる
までの間は、通常入力モードになつている。この
LSIでTTLをドライブする場合、上記のように入
力モードになつているとLSI出力のＨ（High）と
同様の動作になつてしまうので、そこで、上記の
期間は出力をデイセーブルにすることが必要にな
る。
CPU周辺LSI（Ｉ／Ｏ）は、CPUにリセツトがか
かつている間及びプログラムで初期セツトされる
までの間は、通常入力モードになつている。この
LSIでTTLをドライブする場合、上記のように入
力モードになつているとLSI出力のＨ（High）と
同様の動作になつてしまうので、そこで、上記の
期間は出力をデイセーブルにすることが必要にな
る。
ところで、従来、そのための出力デイセーブル
信号は、CPUリセツト入力を使用しこれと遅延
回路によつて作り出すようにしていたので、遅延
回路を必要とし、しかも設定後何らかの原因、例
えばノイズ等で周辺LSIがリセツトされた場合等
には、出力が出てしまう危険性がある。例えばモ
ータ等の駆動を行なうようにしていた場合におい
て、周辺LSIの初期セツト後にノイズ等でリセツ
トされ入力モードになつたとき、モータが急に回
り出すなどの危険がある。
信号は、CPUリセツト入力を使用しこれと遅延
回路によつて作り出すようにしていたので、遅延
回路を必要とし、しかも設定後何らかの原因、例
えばノイズ等で周辺LSIがリセツトされた場合等
には、出力が出てしまう危険性がある。例えばモ
ータ等の駆動を行なうようにしていた場合におい
て、周辺LSIの初期セツト後にノイズ等でリセツ
トされ入力モードになつたとき、モータが急に回
り出すなどの危険がある。
この発明は上記の点に鑑みてなされたもので、
遅延回路を必要とせずに簡単な回路で構成でき、
しかも上述のように周辺LSIが万一リセツトされ
た場合でも出力が出るおそれをなくし信頼性を高
めるようにすることを目的とするものである。
遅延回路を必要とせずに簡単な回路で構成でき、
しかも上述のように周辺LSIが万一リセツトされ
た場合でも出力が出るおそれをなくし信頼性を高
めるようにすることを目的とするものである。
この発明は、上記目的を達成するため、CPU
周辺LSIの出力を使用し、遅延回路を用いずしか
も周辺LSIが万一リセツトされた場合でも自動的
に出力をデイセーブルにするようその出力ビツト
に入力モード設定検出回路を設けて出力デイセー
ブル信号を発生させ、これによりゲートで他の出
力ビツトをインヒビツトするようにしたものであ
る。
周辺LSIの出力を使用し、遅延回路を用いずしか
も周辺LSIが万一リセツトされた場合でも自動的
に出力をデイセーブルにするようその出力ビツト
に入力モード設定検出回路を設けて出力デイセー
ブル信号を発生させ、これによりゲートで他の出
力ビツトをインヒビツトするようにしたものであ
る。
以下、この発明の実施例を図面に基づいて説明
する。
する。
第１図はこの発明の一実施例を示すもので、プ
ログラマブルなCPU周辺LSI（Ｉ／Ｏ）として、
インテル社の8255A，8155，8156相当品を、また
そのCPU周辺LSI（Ｉ／Ｏ）における入力モード
設定検出回路が設けられる出力ビツト以外の他の
出力ビツトをインヒビツトするためのゲートとし
てTTL NANDゲートを使用した場合を示す。
ログラマブルなCPU周辺LSI（Ｉ／Ｏ）として、
インテル社の8255A，8155，8156相当品を、また
そのCPU周辺LSI（Ｉ／Ｏ）における入力モード
設定検出回路が設けられる出力ビツト以外の他の
出力ビツトをインヒビツトするためのゲートとし
てTTL NANDゲートを使用した場合を示す。
第１図に示すように、出力１，２，３，…４の
各出力ビツトを備える周辺LSI（Ｉ／Ｏ）５は、
その出力ビツトの１つが図示の例では抵抗６で周
辺LSI電源にプルアツプされており、入力モード
に設定された場合にインバータ７への入力がＨと
なるようにされている。この例では、上記のプル
アツプ用の抵抗６及びインバータ７が、入力モー
ドへの設定を検出して出力デイセーブル信号を発
生する入力モード設定検出回路を構成している。
ゲート８，９，…１０は、上記インバータ７の出
力で周辺LSI（Ｉ／Ｏ）５の出力２，３，…４を
デイセーブルするよう上記周辺LSI（Ｉ／Ｏ）５
の他の出力ビツトに対応して設けられ、そして上
記インバータ７の出力がその一方入力として与え
られるようになつていて、その夫々からＩ／Ｏ出
力１１，１２，…１３を得るようにしている。ま
た、周辺LSI（Ｉ／Ｏ）５は、CPUの電源がオン
になつた場合にはCPUリセツト信号によつて入
力モードに設定されるようになつている。
各出力ビツトを備える周辺LSI（Ｉ／Ｏ）５は、
その出力ビツトの１つが図示の例では抵抗６で周
辺LSI電源にプルアツプされており、入力モード
に設定された場合にインバータ７への入力がＨと
なるようにされている。この例では、上記のプル
アツプ用の抵抗６及びインバータ７が、入力モー
ドへの設定を検出して出力デイセーブル信号を発
生する入力モード設定検出回路を構成している。
ゲート８，９，…１０は、上記インバータ７の出
力で周辺LSI（Ｉ／Ｏ）５の出力２，３，…４を
デイセーブルするよう上記周辺LSI（Ｉ／Ｏ）５
の他の出力ビツトに対応して設けられ、そして上
記インバータ７の出力がその一方入力として与え
られるようになつていて、その夫々からＩ／Ｏ出
力１１，１２，…１３を得るようにしている。ま
た、周辺LSI（Ｉ／Ｏ）５は、CPUの電源がオン
になつた場合にはCPUリセツト信号によつて入
力モードに設定されるようになつている。
次に、上記構成の動作について説明する。
まず、電源をオンしたとき、周辺LSI（Ｉ／Ｏ）
５は入力モードに設定される。また入力モードへ
の設定については、勿論CPUの電源がオンにな
れば、CPUリセツト信号１４により周辺LSI
（Ｉ／Ｏ）５は入力モードに設定される。周辺
LSI（Ｉ／Ｏ）５の出力１，２，３，…４が上記
のようにして入力モードに設定されると、出力１
は高インピーダンス入力になり、既述したように
周辺LSI電源の電源電圧Vccに抵抗６によりプル
アツプされているので、インバータ７への入力は
Ｈとなり、従つてそのインバータ７の出力はＬ
（LOW）となり、これが各ゲート８，９，…１０
に加えられる。
５は入力モードに設定される。また入力モードへ
の設定については、勿論CPUの電源がオンにな
れば、CPUリセツト信号１４により周辺LSI
（Ｉ／Ｏ）５は入力モードに設定される。周辺
LSI（Ｉ／Ｏ）５の出力１，２，３，…４が上記
のようにして入力モードに設定されると、出力１
は高インピーダンス入力になり、既述したように
周辺LSI電源の電源電圧Vccに抵抗６によりプル
アツプされているので、インバータ７への入力は
Ｈとなり、従つてそのインバータ７の出力はＬ
（LOW）となり、これが各ゲート８，９，…１０
に加えられる。
このため、上記出力２，３，…４は入力モード
になり擬次的にＨになるが、ゲート８，９，…１
０によりインヒビツトされ、Ｉ／Ｏ出力１１，１
２，…１３はＨのままになる。
になり擬次的にＨになるが、ゲート８，９，…１
０によりインヒビツトされ、Ｉ／Ｏ出力１１，１
２，…１３はＨのままになる。
次に、プログラム上で周辺LSI（Ｉ／Ｏ）５の
初期セツトがなされかつ正規の出力を出力２，
３，…４にセツトした時点で周辺LSI（Ｉ／Ｏ）
５の出力１をＬにすれば出力がイネーブルにな
る。初期セツトで出力モードにセツトされると共
にその出力１，２，３，…４がＬになる周辺LSI
の場合も同様である。
初期セツトがなされかつ正規の出力を出力２，
３，…４にセツトした時点で周辺LSI（Ｉ／Ｏ）
５の出力１をＬにすれば出力がイネーブルにな
る。初期セツトで出力モードにセツトされると共
にその出力１，２，３，…４がＬになる周辺LSI
の場合も同様である。
そして、もし周辺LSI（Ｉ／Ｏ）５の初期セツ
ト後、例えばノイズ等により周辺LSI（Ｉ／Ｏ）
５がリセツトされた場合でも、ゲート８，９，…
１０によりインヒビツトされＩ／Ｏ出力１１，１
２，…１３はデイセーブルになる。従つて、初期
セツト後周辺LSI（Ｉ／Ｏ）５が何らかの原因で
リセツトされ出力ビツトが入力モードになつた場
合、CPUがこのことを検出しなくても自動的に
出力がデイセーブルされる。
ト後、例えばノイズ等により周辺LSI（Ｉ／Ｏ）
５がリセツトされた場合でも、ゲート８，９，…
１０によりインヒビツトされＩ／Ｏ出力１１，１
２，…１３はデイセーブルになる。従つて、初期
セツト後周辺LSI（Ｉ／Ｏ）５が何らかの原因で
リセツトされ出力ビツトが入力モードになつた場
合、CPUがこのことを検出しなくても自動的に
出力がデイセーブルされる。
このように、上記構成によれば、従来のように
CPUリセツト入力信号を使用しこれと遅延回路
によつて出力デイセーブル信号を作り出すのでは
なく、その周辺LSI（Ｉ／Ｏ）５の出力自身を使
用するため、遅延回路を必要とせず簡単な回路で
構成できると共に、周辺LSI（Ｉ／Ｏ）５が万一
リセツトされた場合でも出力が出てしまう危険性
がなく、自動的に出力がデイセーブルされるので
例えばこれでモータ等を駆動していたとしても急
に回り出すなどの危険を回避することができる。
CPUリセツト入力信号を使用しこれと遅延回路
によつて出力デイセーブル信号を作り出すのでは
なく、その周辺LSI（Ｉ／Ｏ）５の出力自身を使
用するため、遅延回路を必要とせず簡単な回路で
構成できると共に、周辺LSI（Ｉ／Ｏ）５が万一
リセツトされた場合でも出力が出てしまう危険性
がなく、自動的に出力がデイセーブルされるので
例えばこれでモータ等を駆動していたとしても急
に回り出すなどの危険を回避することができる。
第２図はこの発明の他の実施例を示すもので、
第１図の場合と同様に、周辺LSI（Ｉ／Ｏ）５の
出力ビツトに入力モード設定検出回路１５を設
け、この出力で周辺LSI（Ｉ／Ｏ）５の他の出力
ビツトをインヒビツトするよう構成する点は同じ
であるが、この実施例では、入力モード設定検出
回路１５の出力デイセーブル信号１６を各出力イ
ンヒビツトゲート１７，１８，…１９に加えると
共に、更にこれをCPU２０の割り込み入力２１
への割り込み信号とするようにしている。
第１図の場合と同様に、周辺LSI（Ｉ／Ｏ）５の
出力ビツトに入力モード設定検出回路１５を設
け、この出力で周辺LSI（Ｉ／Ｏ）５の他の出力
ビツトをインヒビツトするよう構成する点は同じ
であるが、この実施例では、入力モード設定検出
回路１５の出力デイセーブル信号１６を各出力イ
ンヒビツトゲート１７，１８，…１９に加えると
共に、更にこれをCPU２０の割り込み入力２１
への割り込み信号とするようにしている。
この実施例によれば、出力デイセーブル信号１
６をCPU２０の割り込み信号とすることによつ
て、更に周辺LSI（Ｉ／Ｏ）５の異常を速やく検
知し、再設定等の処理を行なうことができる。
６をCPU２０の割り込み信号とすることによつ
て、更に周辺LSI（Ｉ／Ｏ）５の異常を速やく検
知し、再設定等の処理を行なうことができる。
なお、第１図に示した実施例では、抵抗６によ
つて電源電圧Vccにプルアツプし、入力モードに
セツトされたときはインバータ７の入力をＨにす
るようにしてあるが、これに限らず、例えば抵抗
によつて逆にグランドにプリダウンし入力モード
の検出をＬで行うようにして構成することも可能
である。またゲート８，９，…１０をNANDで
構成する例を説明したが、これはNOR，OR，
ANDあるいはデイセーブル入力をもつたトラン
ジスタアレー等で構成することも可能であるし、
更にインバータ７はバツフアあるいは無しで構成
することも可能である。
つて電源電圧Vccにプルアツプし、入力モードに
セツトされたときはインバータ７の入力をＨにす
るようにしてあるが、これに限らず、例えば抵抗
によつて逆にグランドにプリダウンし入力モード
の検出をＬで行うようにして構成することも可能
である。またゲート８，９，…１０をNANDで
構成する例を説明したが、これはNOR，OR，
ANDあるいはデイセーブル入力をもつたトラン
ジスタアレー等で構成することも可能であるし、
更にインバータ７はバツフアあるいは無しで構成
することも可能である。
また、この発明は周辺LSI（Ｉ／Ｏ）５が１個
の場合に限定されるものではなく、周辺LSI
（Ｉ／Ｏ）５を何個も使用している場合には、各
LSIごとに入力モード設定検出回路を備えてもよ
いし、別々にそれぞれ備えてもよい。
の場合に限定されるものではなく、周辺LSI
（Ｉ／Ｏ）５を何個も使用している場合には、各
LSIごとに入力モード設定検出回路を備えてもよ
いし、別々にそれぞれ備えてもよい。
以上のように、この発明は、CPU周辺LSI
（Ｉ／Ｏ）の出力を使用して、遅延回路を用いな
いで簡単に構成できると共に、周辺LSI（Ｉ／Ｏ）
が万一リセツトされた場合でも、CPUがこのこ
とを検出しなくても自動的に出力をデイセーブル
にすることができるので、回路が簡単で低コスト
なしかも信頼性の高い出力デイセーブル回路を得
ることができる等の特長を有する。
（Ｉ／Ｏ）の出力を使用して、遅延回路を用いな
いで簡単に構成できると共に、周辺LSI（Ｉ／Ｏ）
が万一リセツトされた場合でも、CPUがこのこ
とを検出しなくても自動的に出力をデイセーブル
にすることができるので、回路が簡単で低コスト
なしかも信頼性の高い出力デイセーブル回路を得
ることができる等の特長を有する。
第１図はこの発明の一実施例を示す回路図、第
２図は他の実施例のブロツク図である。 符号説明、５……CPU周辺LSI（Ｉ／Ｏ）、１５
……入力モード設定検出回路、１６……出力デイ
セーブル信号、１７〜１９……出力インヒビツト
ゲート。
２図は他の実施例のブロツク図である。 符号説明、５……CPU周辺LSI（Ｉ／Ｏ）、１５
……入力モード設定検出回路、１６……出力デイ
セーブル信号、１７〜１９……出力インヒビツト
ゲート。
Claims (1)
- １ プログラマブルなCPU周辺LSIにおいて、そ
の出力ビツトに設けた入力モード設定検出回路
と、この入力モード設定検出回路の出力デイセー
ブル信号により他の出力ビツトをインヒビツトす
るためのゲートとを有することを特徴とする
CPU周辺LSI出力デイセーブル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21320083A JPS60107161A (ja) | 1983-11-15 | 1983-11-15 | Ｃｐｕ周辺ｌｓｉの出力デイセ−ブル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21320083A JPS60107161A (ja) | 1983-11-15 | 1983-11-15 | Ｃｐｕ周辺ｌｓｉの出力デイセ−ブル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60107161A JPS60107161A (ja) | 1985-06-12 |
| JPH0118461B2 true JPH0118461B2 (ja) | 1989-04-05 |
Family
ID=16635190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21320083A Granted JPS60107161A (ja) | 1983-11-15 | 1983-11-15 | Ｃｐｕ周辺ｌｓｉの出力デイセ−ブル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107161A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0710421Y2 (ja) * | 1986-09-30 | 1995-03-08 | 富士ゼロックス株式会社 | 出力デ−タ制御回路 |
-
1983
- 1983-11-15 JP JP21320083A patent/JPS60107161A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60107161A (ja) | 1985-06-12 |
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