JPH063423A - 半導体回路 - Google Patents
半導体回路Info
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- JPH063423A JPH063423A JP4163105A JP16310592A JPH063423A JP H063423 A JPH063423 A JP H063423A JP 4163105 A JP4163105 A JP 4163105A JP 16310592 A JP16310592 A JP 16310592A JP H063423 A JPH063423 A JP H063423A
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 230000005540 biological transmission Effects 0.000 claims abstract description 17
- 239000000872 buffer Substances 0.000 description 34
- 230000005856 abnormality Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 ＩＣの論理的出力レベルと出力端子における
実際の端子レベルとに相違があるかどうかを判定するこ
とができる半導体回路を提供すること。 【構成】 出力デ−タラッチ回路１１からインバ−タ１
２、ＣＭＯＳゲ−ト１５介して出力端子１６に接続され
た半導体回路において、出力デ−タラッチ回路１１の出
力側とＣＭＯＳゲ−ト１５の出力側とに、インバ−タ１
１及びＣＭＯＳゲ−ト１５に対して並列的に比較回路１
３が接続されている半導体回路。
実際の端子レベルとに相違があるかどうかを判定するこ
とができる半導体回路を提供すること。 【構成】 出力デ−タラッチ回路１１からインバ−タ１
２、ＣＭＯＳゲ−ト１５介して出力端子１６に接続され
た半導体回路において、出力デ−タラッチ回路１１の出
力側とＣＭＯＳゲ−ト１５の出力側とに、インバ−タ１
１及びＣＭＯＳゲ−ト１５に対して並列的に比較回路１
３が接続されている半導体回路。
Description
【０００１】
【産業上の利用分野】本発明は半導体回路に関し、より
詳細には、ＩＣからの論理的出力レベルと出力端子にお
ける実際の端子レベルとを比較し、出力が正常に行なわ
れているかどうかを判定することができる半導体回路に
関する。
詳細には、ＩＣからの論理的出力レベルと出力端子にお
ける実際の端子レベルとを比較し、出力が正常に行なわ
れているかどうかを判定することができる半導体回路に
関する。
【０００２】
【従来の技術】図３（ａ）〜（ｃ）は従来の半導体回路
を概略的に示した回路構成図である。図３（ａ）の場合
出力デ−タラッチ回路31がインバ−タ32に接続され、
インバ−タ32はP 型MOS33p及びN 型MOS33nで構成された
ＣＭＯＳゲ−ト33を介して出力端子34に接続されてい
る。この場合、出力デ−タラッチ回路31の出力は、イン
バ−タ32で反転され、次いでＣＭＯＳゲ−ト33でさらに
反転されて出力端子34に出力される。図３（ｂ）の場合
出力デ−タラッチ回路35は、２入力NANDゲ−ト36の入
力端子ａ及び２入力NOR ゲ−ト37の入力端子ｃに接続さ
れると共に正論理のトライステ−トバッファ41の入力端
子ｅにも接続されている。２入力NANDゲ−ト36のもう一
方の入力端子ｂには入出力切り換え信号ＳI/O が入力さ
れており、２入力NORゲ−ト37のもう一方の入力端子ｄ
には、前記信号ＳI/O がインバ−タ40を介して入力され
ている。
を概略的に示した回路構成図である。図３（ａ）の場合
出力デ−タラッチ回路31がインバ−タ32に接続され、
インバ−タ32はP 型MOS33p及びN 型MOS33nで構成された
ＣＭＯＳゲ−ト33を介して出力端子34に接続されてい
る。この場合、出力デ−タラッチ回路31の出力は、イン
バ−タ32で反転され、次いでＣＭＯＳゲ−ト33でさらに
反転されて出力端子34に出力される。図３（ｂ）の場合
出力デ−タラッチ回路35は、２入力NANDゲ−ト36の入
力端子ａ及び２入力NOR ゲ−ト37の入力端子ｃに接続さ
れると共に正論理のトライステ−トバッファ41の入力端
子ｅにも接続されている。２入力NANDゲ−ト36のもう一
方の入力端子ｂには入出力切り換え信号ＳI/O が入力さ
れており、２入力NORゲ−ト37のもう一方の入力端子ｄ
には、前記信号ＳI/O がインバ−タ40を介して入力され
ている。
【０００３】38はＣＭＯＳゲ−トを示しており、ＣＭＯ
Ｓゲ−ト38はP 型MOS38p及びN 型MOS38nで構成されてい
る。P 型MOS38pのソ−スはＶDD電源に、ゲ−トは２入力
NANDゲ−ト36の出力側に接続されており、N 型MOS38nの
ソ−スは接地され、ゲ−トは２入力NOR ゲ−ト37の出力
側に接続されている。また、P 型MOS38pのドレインとN
型MOS38nのドレインとが接続され、該接続点にＣＭＯＳ
ゲ−ト38の出力端子OUT38 が形成されており、出力端子
OUT38 は端子39に接続されると共に負論理のトライステ
−トバッファ42の入力端子ｇにも接続されている。
Ｓゲ−ト38はP 型MOS38p及びN 型MOS38nで構成されてい
る。P 型MOS38pのソ−スはＶDD電源に、ゲ−トは２入力
NANDゲ−ト36の出力側に接続されており、N 型MOS38nの
ソ−スは接地され、ゲ−トは２入力NOR ゲ−ト37の出力
側に接続されている。また、P 型MOS38pのドレインとN
型MOS38nのドレインとが接続され、該接続点にＣＭＯＳ
ゲ−ト38の出力端子OUT38 が形成されており、出力端子
OUT38 は端子39に接続されると共に負論理のトライステ
−トバッファ42の入力端子ｇにも接続されている。
【０００４】負論理のトライステ−トバッファ42の制御
端子ｈには入出力切り換え信号ＳI/ O が入力されてお
り、該切り換え信号ＳI/O は正論理のトライステ−トバ
ッファ41の制御端子ｆにも入力されている。また、トラ
イステ−トバッファ41、42の出力はワイヤ−ド・オアが
とられており、入力からマイクロコンピュ−タ（図示
せず）等に入力される。
端子ｈには入出力切り換え信号ＳI/ O が入力されてお
り、該切り換え信号ＳI/O は正論理のトライステ−トバ
ッファ41の制御端子ｆにも入力されている。また、トラ
イステ−トバッファ41、42の出力はワイヤ−ド・オアが
とられており、入力からマイクロコンピュ−タ（図示
せず）等に入力される。
【０００５】上記の如く構成された半導体回路において
は、入力設定時は入出力切り換え信号ＳI/O がロ−レベ
ル（Ｌ）となり、出力設定時はハイレベル（Ｈ）となっ
て回路が制御されるようになっている。以下、場合分け
して説明する。 （１） 入出力切り換え信号ＳI/O が（Ｈ）となると、
２入力NANDゲ−ト36の入力端子ｂは（Ｈ）、２入力NOR
ゲ−ト37の入力端子ｄは（Ｌ）となる。これにより、出
力デ−タラッチ回路35の出力レベルが２入力NANDゲ−ト
36及び２入力NOR ゲ−ト37でインバ−トされてＣＭＯＳ
ゲ−ト38に入力され、そしてＣＭＯＳゲ−ト38で更にイ
ンバ−トされて出力端子OUT38 から端子39及びトライス
テ−トバッファ42の入力端子ｇに出力される。
は、入力設定時は入出力切り換え信号ＳI/O がロ−レベ
ル（Ｌ）となり、出力設定時はハイレベル（Ｈ）となっ
て回路が制御されるようになっている。以下、場合分け
して説明する。 （１） 入出力切り換え信号ＳI/O が（Ｈ）となると、
２入力NANDゲ−ト36の入力端子ｂは（Ｈ）、２入力NOR
ゲ−ト37の入力端子ｄは（Ｌ）となる。これにより、出
力デ−タラッチ回路35の出力レベルが２入力NANDゲ−ト
36及び２入力NOR ゲ−ト37でインバ−トされてＣＭＯＳ
ゲ−ト38に入力され、そしてＣＭＯＳゲ−ト38で更にイ
ンバ−トされて出力端子OUT38 から端子39及びトライス
テ−トバッファ42の入力端子ｇに出力される。
【０００６】（２） 入出力切り換え信号ＳI/O が
（Ｌ）となると、２入力NANDゲ−ト36の入力端子ｂは
（Ｌ）、２入力NOR ゲ−ト37の入力端子ｄは（Ｈ）とな
る。こうなると、出力デ−タラッチ回路35の出力レベル
に関わりなく、 ２入力NANDゲ−ト36からは（Ｈ）、２入
力NOR ゲ−ト37からは（Ｌ）が出力され、ＣＭＯＳ38が
オープンしてハイインピ−ダンス状態となる。
（Ｌ）となると、２入力NANDゲ−ト36の入力端子ｂは
（Ｌ）、２入力NOR ゲ−ト37の入力端子ｄは（Ｈ）とな
る。こうなると、出力デ−タラッチ回路35の出力レベル
に関わりなく、 ２入力NANDゲ−ト36からは（Ｈ）、２入
力NOR ゲ−ト37からは（Ｌ）が出力され、ＣＭＯＳ38が
オープンしてハイインピ−ダンス状態となる。
【０００７】一方、入出力切り換え信号ＳI/O は上記以
外に、正論理のトライステ−トバッファ41及び負論理の
トライステ−トバッファ42にも入力されており、前記信
号Ｓ I/O が（Ｈ）となると入力には出力デ−タラッチ
回路35の出力レベルがトライステ−トバッファ41を介し
て検出され、（Ｌ）となると端子39から入力する入力信
号がトライステ−トバッファ42を介して入力から内部
回路（図示せず）に入力される。
外に、正論理のトライステ−トバッファ41及び負論理の
トライステ−トバッファ42にも入力されており、前記信
号Ｓ I/O が（Ｈ）となると入力には出力デ−タラッチ
回路35の出力レベルがトライステ−トバッファ41を介し
て検出され、（Ｌ）となると端子39から入力する入力信
号がトライステ−トバッファ42を介して入力から内部
回路（図示せず）に入力される。
【０００８】（３） 入出力切り換え信号ＳI/O が
（Ｈ）となると、トライステ−トバッファ41の制御端子
ｆ及びトライステ−トバッファ42の制御端子ｈが（Ｈ）
となり、トライステ−トバッファ41はアクティブスル−
状態となる一方で、トライステ−トバッファ42はハイイ
ンピ−ダンス状態となる。
（Ｈ）となると、トライステ−トバッファ41の制御端子
ｆ及びトライステ−トバッファ42の制御端子ｈが（Ｈ）
となり、トライステ−トバッファ41はアクティブスル−
状態となる一方で、トライステ−トバッファ42はハイイ
ンピ−ダンス状態となる。
【０００９】（４） 入出力切り換え信号ＳI/O が
（Ｌ）となると、制御端子ｆおよび制御端子ｈが（Ｌ）
となり、上記とは逆に、トライステ−トバッファ42がア
クティブスル−状態となる一方で、トライステ−トバッ
ファ41がオープンしてハイインピ−ダンス状態となる。
（Ｌ）となると、制御端子ｆおよび制御端子ｈが（Ｌ）
となり、上記とは逆に、トライステ−トバッファ42がア
クティブスル−状態となる一方で、トライステ−トバッ
ファ41がオープンしてハイインピ−ダンス状態となる。
【００１０】図３（ｃ）の場合 上記図３（ｂ）に基づ
いて説明した半導体回路からトライステ−トバッファ4
1、42 を削除したものであり、トライステ−トバッファ4
1、42が配設されていないことを除けば、図３（ｃ）の半
導体回路の構成は図３（ｂ）で示した半導体回路の構成
と全く同一である。したがって動作に関しても、上記図
３（ｂ）のところで説明した（１）及び（３）と全く同
じ動作が行なわれる。
いて説明した半導体回路からトライステ−トバッファ4
1、42 を削除したものであり、トライステ−トバッファ4
1、42が配設されていないことを除けば、図３（ｃ）の半
導体回路の構成は図３（ｂ）で示した半導体回路の構成
と全く同一である。したがって動作に関しても、上記図
３（ｂ）のところで説明した（１）及び（３）と全く同
じ動作が行なわれる。
【００１１】
【発明が解決しようとする課題】ＩＣの出力端子レベル
は、該端子にかかる負荷の状態によっては、例えば、出
力端子に過度の負荷がかかったり、あるいは外部回路が
ショ−トしていたりする場合には、希望する論理レベル
にならないことがある。その場合、出力端子レベルの異
常を検知してＩＣ内部（例えば、マイクロコンピュ−
タ）あるいは外部（例えば、LED 表示）に知らせ、適当
な処理を行なう必要がある。図３（ａ）、（ｂ）、
（ｃ）で示した半導体回路で言えば、出力デ−タラッチ
回路31、35、135 の出力レベルと端子34、39、139 における
実際の端子レベルとを比較判定し、両者における論理レ
ベルが一致していていなければ、上記したようなしかる
べき処理を行なわなければならない。
は、該端子にかかる負荷の状態によっては、例えば、出
力端子に過度の負荷がかかったり、あるいは外部回路が
ショ−トしていたりする場合には、希望する論理レベル
にならないことがある。その場合、出力端子レベルの異
常を検知してＩＣ内部（例えば、マイクロコンピュ−
タ）あるいは外部（例えば、LED 表示）に知らせ、適当
な処理を行なう必要がある。図３（ａ）、（ｂ）、
（ｃ）で示した半導体回路で言えば、出力デ−タラッチ
回路31、35、135 の出力レベルと端子34、39、139 における
実際の端子レベルとを比較判定し、両者における論理レ
ベルが一致していていなければ、上記したようなしかる
べき処理を行なわなければならない。
【００１２】しかし、図３（ａ）に示した半導体回路に
おける端子34は出力専用端子であり、外部回路を用いな
ければ端子31の論理レベルを検出することができないと
いう課題があり、図３（ｂ）及び図３（ｃ）に示した半
導体回路においても以下の課題がある。入出力切り換え
信号ＳI/O により端子39、139が出力端子として設定され
た場合、図３（ｂ）のものにおいてはトライステ−トバ
ッファ41はアクティブスル−状態、トライステ−トバッ
ファ42はハイインピ−ダンス状態となるので、トライス
テ−トバッファ41を介して出力デ−タラッチ回路35の出
力レベルを検出することはできるが端子39における論理
レベルを検出することはできず、図３（ｃ）のものにお
いては、端子139 における論理レベルを検出することは
できるが、出力デ−タラッチ回路135 の出力レベルを検
出することができない。
おける端子34は出力専用端子であり、外部回路を用いな
ければ端子31の論理レベルを検出することができないと
いう課題があり、図３（ｂ）及び図３（ｃ）に示した半
導体回路においても以下の課題がある。入出力切り換え
信号ＳI/O により端子39、139が出力端子として設定され
た場合、図３（ｂ）のものにおいてはトライステ−トバ
ッファ41はアクティブスル−状態、トライステ−トバッ
ファ42はハイインピ−ダンス状態となるので、トライス
テ−トバッファ41を介して出力デ−タラッチ回路35の出
力レベルを検出することはできるが端子39における論理
レベルを検出することはできず、図３（ｃ）のものにお
いては、端子139 における論理レベルを検出することは
できるが、出力デ−タラッチ回路135 の出力レベルを検
出することができない。
【００１３】本発明は上記課題に鑑みなされたものであ
り、ＩＣの論理的出力レベルと出力端子における実際の
端子レベルとに相違があるかどうかを判定することがで
きる半導体回路を提供することを目的としている。
り、ＩＣの論理的出力レベルと出力端子における実際の
端子レベルとに相違があるかどうかを判定することがで
きる半導体回路を提供することを目的としている。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体回路にあっては、出力デ−タラッ
チ回路から伝達ゲ−トを介して出力端子に接続された半
導体回路において、前記出力デ−タラッチ回路の出力側
と前記伝達ゲ−トの出力側とに、該伝達ゲ−トに対して
並列的に比較回路が接続されていることを特徴としてい
る。
に本発明に係る半導体回路にあっては、出力デ−タラッ
チ回路から伝達ゲ−トを介して出力端子に接続された半
導体回路において、前記出力デ−タラッチ回路の出力側
と前記伝達ゲ−トの出力側とに、該伝達ゲ−トに対して
並列的に比較回路が接続されていることを特徴としてい
る。
【００１５】
【作用】図１は本発明の基本構成を示したブロック図で
あり、図１に基づいて作用を説明する。11は出力デ−タ
ラッチ回路、14はフィルタ−回路を示しており、出力デ
−タラッチ回路11には書き込みタイミング信号ＳW 及び
デ−タ、フィルタ−回路14には書き込みタイミング信号
ＳW が入力されている。出力デ−タラッチ回路11がイン
バ−タ12及びＣＭＯＳゲ−ト15を介して出力端子16に接
続され、出力デ−タラッチ回路11の出力とＣＭＯＳゲ−
ト15の出力がE-NOR 回路等で構成された比較回路13に入
力され、比較回路13での比較結果はフィルタ−回路14を
介して出力されるようになっている。
あり、図１に基づいて作用を説明する。11は出力デ−タ
ラッチ回路、14はフィルタ−回路を示しており、出力デ
−タラッチ回路11には書き込みタイミング信号ＳW 及び
デ−タ、フィルタ−回路14には書き込みタイミング信号
ＳW が入力されている。出力デ−タラッチ回路11がイン
バ−タ12及びＣＭＯＳゲ−ト15を介して出力端子16に接
続され、出力デ−タラッチ回路11の出力とＣＭＯＳゲ−
ト15の出力がE-NOR 回路等で構成された比較回路13に入
力され、比較回路13での比較結果はフィルタ−回路14を
介して出力されるようになっている。
【００１６】出力デ−タラッチ回路11の出力はインバ−
タ12で反転されてＣＭＯＳ15に入力され、そしてＣＭＯ
Ｓゲ−ト15で再度反転され、ＣＭＯＳゲ−ト15から端子
16に出力される。比較回路13には、出力デ−タラッチ回
路11の出力レベルＡとＣＭＯＳゲ−ト15の出力レベル
（＝出力端子16におけるレベル）Ｂとが入力され、比較
される。比較回路13ではＡとＢとの論理レベルが比較さ
れ、ＡとＢとの論理レベルが相違している場合には、比
較結果がフィルタ−回路14を介してマイクロコンピュ−
タあるいは外部回路等に出力され、しかるべき処理が行
なわれる。
タ12で反転されてＣＭＯＳ15に入力され、そしてＣＭＯ
Ｓゲ−ト15で再度反転され、ＣＭＯＳゲ−ト15から端子
16に出力される。比較回路13には、出力デ−タラッチ回
路11の出力レベルＡとＣＭＯＳゲ−ト15の出力レベル
（＝出力端子16におけるレベル）Ｂとが入力され、比較
される。比較回路13ではＡとＢとの論理レベルが比較さ
れ、ＡとＢとの論理レベルが相違している場合には、比
較結果がフィルタ−回路14を介してマイクロコンピュ−
タあるいは外部回路等に出力され、しかるべき処理が行
なわれる。
【００１７】なお、比較回路13での比較結果を直接出力
せず、フィルタ回路14を介して出力するのは以下の理由
による。書き込みタイミング信号ＳW によりデ−タが出
力デ−タラッチ回路11に書き込まれてから出力レベルＡ
が決定かつ安定化するまでに所定の時間を要し、また、
出力レベルＡがＣＭＯＳゲ−ト15に伝達され出力レベル
Ｂとして比較回路13に入力されるまでに所定の伝達時間
を要する。したがって、前記所定時間及び伝達時間を考
慮することなく比較回路13から常に比較結果が出力され
ていれば、出力端子16における論理レベルが正常であっ
ても、出力レベルＡ及び出力レベルＢが決定かつ安定化
するのに要する時間の間、比較回路13から異常の検出を
示す信号が出力されてしまう場合がある。以上を考慮し
て本発明では、フィルタ−回路14を設け、フィルタ−回
路14に書き込みタイミング信号ＳW が入力してから一定
時間は比較結果を出力しないようにしている。
せず、フィルタ回路14を介して出力するのは以下の理由
による。書き込みタイミング信号ＳW によりデ−タが出
力デ−タラッチ回路11に書き込まれてから出力レベルＡ
が決定かつ安定化するまでに所定の時間を要し、また、
出力レベルＡがＣＭＯＳゲ−ト15に伝達され出力レベル
Ｂとして比較回路13に入力されるまでに所定の伝達時間
を要する。したがって、前記所定時間及び伝達時間を考
慮することなく比較回路13から常に比較結果が出力され
ていれば、出力端子16における論理レベルが正常であっ
ても、出力レベルＡ及び出力レベルＢが決定かつ安定化
するのに要する時間の間、比較回路13から異常の検出を
示す信号が出力されてしまう場合がある。以上を考慮し
て本発明では、フィルタ−回路14を設け、フィルタ−回
路14に書き込みタイミング信号ＳW が入力してから一定
時間は比較結果を出力しないようにしている。
【００１８】
【実施例】以下、本発明に係る半導体回路の実施例を図
面に基づいて説明する。図２は実施例に係る半導体回路
を概略的に示した回路構成図である。なお、従来例と同
一の機能を有する構成部品については同じ符号を付すこ
ととする。
面に基づいて説明する。図２は実施例に係る半導体回路
を概略的に示した回路構成図である。なお、従来例と同
一の機能を有する構成部品については同じ符号を付すこ
ととする。
【００１９】図中、35は出力デ−タラッチ回路を示して
おり、出力デ−タラッチ回路35の入力側にはデ−タおよ
び書き込みタイミング信号ＳW が入力され、出力デ−タ
ラッチ回路35の出力側は２入力NANDゲ−ト36の入力端子
ａ、２入力NOR ゲ−ト37の入力端子ｃ、正論理のトライ
ステ−トバッファ41の入力端子ｅ及び比較回路21に接続
されている。２入力NANDゲ−ト36のもう一方の入力端子
ｂには入出力切り換え信号ＳI/O が入力されており、２
入力NOR ゲ−ト37の入力端子ｄには 前記信号ＳI/O が
インバ−タ40を介して入力されている。
おり、出力デ−タラッチ回路35の入力側にはデ−タおよ
び書き込みタイミング信号ＳW が入力され、出力デ−タ
ラッチ回路35の出力側は２入力NANDゲ−ト36の入力端子
ａ、２入力NOR ゲ−ト37の入力端子ｃ、正論理のトライ
ステ−トバッファ41の入力端子ｅ及び比較回路21に接続
されている。２入力NANDゲ−ト36のもう一方の入力端子
ｂには入出力切り換え信号ＳI/O が入力されており、２
入力NOR ゲ−ト37の入力端子ｄには 前記信号ＳI/O が
インバ−タ40を介して入力されている。
【００２０】38はＣＭＯＳゲ−トを示しており、ＣＭＯ
Ｓゲ−ト38はP 型MOS38p及びN 型MOS38nで構成されてい
る。P 型MOS38pのソ−スはＶDD電源に、ゲ−トは２入力
NANDゲ−ト36の出力側に接続されており、N 型MOS38nの
ソ−スは接地され、ゲ−トは２入力NOR ゲ−ト37の出力
側に接続されている。また、P 型MOS38pのドレインとN
型MOS38nのドレインとが接続され、該接続点にＣＭＯＳ
ゲ−ト38の出力端子OUT38 が形成されており、出力端子
OUT38 は端子39、 負論理のトライステ−トバッファ42の
入力端子ｇ及び比較回路21に接続されている。
Ｓゲ−ト38はP 型MOS38p及びN 型MOS38nで構成されてい
る。P 型MOS38pのソ−スはＶDD電源に、ゲ−トは２入力
NANDゲ−ト36の出力側に接続されており、N 型MOS38nの
ソ−スは接地され、ゲ−トは２入力NOR ゲ−ト37の出力
側に接続されている。また、P 型MOS38pのドレインとN
型MOS38nのドレインとが接続され、該接続点にＣＭＯＳ
ゲ−ト38の出力端子OUT38 が形成されており、出力端子
OUT38 は端子39、 負論理のトライステ−トバッファ42の
入力端子ｇ及び比較回路21に接続されている。
【００２１】トライステ−トバッファ42の制御端子ｈに
は入出力切り換え信号ＳI/O が入力されており、該信号
ＳI/O はトライステ−トバッファ41の制御端子ｆにも入
力されている。また、トライステ−トバッファ41とトラ
イステ−トバッファ42の出力はワイヤ−ド・オアがとら
れており、入力からマイクロコンピュ−タ（図示せ
ず）等に入力される。
は入出力切り換え信号ＳI/O が入力されており、該信号
ＳI/O はトライステ−トバッファ41の制御端子ｆにも入
力されている。また、トライステ−トバッファ41とトラ
イステ−トバッファ42の出力はワイヤ−ド・オアがとら
れており、入力からマイクロコンピュ−タ（図示せ
ず）等に入力される。
【００２２】比較回路21はE-ORゲ−ト22及びNANDゲ−ト
23で構成されている。E-ORゲ−ト22の入力端子ｉは出力
端子OUT38 と接続され、入力端子ｊは出力デ−タラッチ
回路35の出力側と接続されており、E-ORゲ−ト22の出力
側はNANDゲ−ト23の入力端子ｋに接続されている。NAND
ゲ−ト23のもう一方の入力端子ｍには入出力切り換え信
号ＳI/O が入力されており、NANDゲ−ト23の出力側はフ
ィルタ回路14に接続されている。フィルタ回路14には書
き込みタイミング信号ＳW と該信号ＳW を遅延回路24に
より一定時間遅延させたタイミング信号ＳD とが入力さ
れており、フィルタ回路14からは比較出力が外部回路
あるいはマイクロコンピュ−タ等に出力される。次に、
上記した半導体回路の動作・作用を説明するが、該半導
体回路は、比較回路21、 フィルタ回路14および遅延回路
24を除けば、構成および作用とも従来技術のところで説
明した図３（ｂ）に示したものと同じである。したがっ
て、ここでは比較回路21およびフィルタ回路14の動作を
中心に説明する。
23で構成されている。E-ORゲ−ト22の入力端子ｉは出力
端子OUT38 と接続され、入力端子ｊは出力デ−タラッチ
回路35の出力側と接続されており、E-ORゲ−ト22の出力
側はNANDゲ−ト23の入力端子ｋに接続されている。NAND
ゲ−ト23のもう一方の入力端子ｍには入出力切り換え信
号ＳI/O が入力されており、NANDゲ−ト23の出力側はフ
ィルタ回路14に接続されている。フィルタ回路14には書
き込みタイミング信号ＳW と該信号ＳW を遅延回路24に
より一定時間遅延させたタイミング信号ＳD とが入力さ
れており、フィルタ回路14からは比較出力が外部回路
あるいはマイクロコンピュ−タ等に出力される。次に、
上記した半導体回路の動作・作用を説明するが、該半導
体回路は、比較回路21、 フィルタ回路14および遅延回路
24を除けば、構成および作用とも従来技術のところで説
明した図３（ｂ）に示したものと同じである。したがっ
て、ここでは比較回路21およびフィルタ回路14の動作を
中心に説明する。
【００２３】実施例に係る半導体回路は、入出力切り換
え信号ＳI/O がハイレベル（Ｈ）となると出力設定モ−
ドになり、ロ−レベル（Ｌ）となると入力設定モ−ドに
なる。 入出力切り変え信号ＳI/O がロ−レベル（Ｌ）である場
合 （１）ＣＭＯＳゲ−ト38がオ−プンしてハイインピ−ダ
ンス状態になり、端子39より入力する入力信号から出力
デ−タラッチ回路35等の内部回路が保護される。（２）
トライステ−トバッファ41がハイインピ−ダンス状態、
トライステ−トバッファ42がアクティブスル−状態とな
る。これにより、端子39から入力される入力信号はトラ
イステ−トバッファ42を介して入力から内部回路ある
いはマイクロコンピュ−タ等に出力されるが、出力デ−
タラッチ回路35の出力は入力には出力されない。
（３）比較回路21を構成するNANDゲ−ト23の入力端子ｍ
が（Ｌ）となり、NANDゲ−ト23のもう一方の入力端子ｋ
に入力する信号のレベルに関係なくNANDゲ−ト23からは
常に（Ｈ）が出力される。つまり、入力モ−ド設定時に
は、比較回路21から比較結果が出力されないようになっ
ている。
え信号ＳI/O がハイレベル（Ｈ）となると出力設定モ−
ドになり、ロ−レベル（Ｌ）となると入力設定モ−ドに
なる。 入出力切り変え信号ＳI/O がロ−レベル（Ｌ）である場
合 （１）ＣＭＯＳゲ−ト38がオ−プンしてハイインピ−ダ
ンス状態になり、端子39より入力する入力信号から出力
デ−タラッチ回路35等の内部回路が保護される。（２）
トライステ−トバッファ41がハイインピ−ダンス状態、
トライステ−トバッファ42がアクティブスル−状態とな
る。これにより、端子39から入力される入力信号はトラ
イステ−トバッファ42を介して入力から内部回路ある
いはマイクロコンピュ−タ等に出力されるが、出力デ−
タラッチ回路35の出力は入力には出力されない。
（３）比較回路21を構成するNANDゲ−ト23の入力端子ｍ
が（Ｌ）となり、NANDゲ−ト23のもう一方の入力端子ｋ
に入力する信号のレベルに関係なくNANDゲ−ト23からは
常に（Ｈ）が出力される。つまり、入力モ−ド設定時に
は、比較回路21から比較結果が出力されないようになっ
ている。
【００２４】入出力切り換え信号ＳI/O がハイレベル
（Ｈ）である場合 （１）２入力NANDゲ−ト36の入力端子ｂが（Ｈ）、２入
力NOR ゲ−ト37の入力端子ｄが（Ｌ）となり、出力デ−
タラッチ回路35の出力が２入力NANDゲ−ト36および２入
力NOR ゲ−ト37で反転され、更にＣＭＯＳゲ−ト38で反
転されて出力端子OUT38 から端子39、 トライステ−トバ
ッファ42の入力端子ｇ及び比較回路21を構成するE-ORゲ
−ト22の入力端子ｉに出力される。（２）トライステ−
トバッファ41の制御端子ｆ及びトライステ−トバッファ
42の制御端子ｈが（Ｈ）となり、トライステ−トバッフ
ァ42がハイインピ−ダンス状態、トライステ−トバッフ
ァ41がアクティブスル−状態になる。これにより、出力
デ−タラッチ回路35の出力がトライステ−トバッファ41
を介して入力に出力される。（３）NANDゲ−ト23の入
力端子ｍが（Ｈ）となり、もう一方の入力端子ｋに入力
される信号（＝E-ORゲ−ト22の出力）が反転されてNAND
ゲ−ト23からフィルタ回路14に出力される。つまり、E-
ORゲ−ト22で出力デ−タラッチ回路35の出力レベルとＣ
ＭＯＳゲ−ト38の出力レベル（＝端子39におけるレベ
ル）とが比較され、該比較結果がインバ−トされてNAND
ゲ−ト23からフィルタ回路14を介して外部回路あるいは
マイクロコンピュ−タ等に出力される。
（Ｈ）である場合 （１）２入力NANDゲ−ト36の入力端子ｂが（Ｈ）、２入
力NOR ゲ−ト37の入力端子ｄが（Ｌ）となり、出力デ−
タラッチ回路35の出力が２入力NANDゲ−ト36および２入
力NOR ゲ−ト37で反転され、更にＣＭＯＳゲ−ト38で反
転されて出力端子OUT38 から端子39、 トライステ−トバ
ッファ42の入力端子ｇ及び比較回路21を構成するE-ORゲ
−ト22の入力端子ｉに出力される。（２）トライステ−
トバッファ41の制御端子ｆ及びトライステ−トバッファ
42の制御端子ｈが（Ｈ）となり、トライステ−トバッフ
ァ42がハイインピ−ダンス状態、トライステ−トバッフ
ァ41がアクティブスル−状態になる。これにより、出力
デ−タラッチ回路35の出力がトライステ−トバッファ41
を介して入力に出力される。（３）NANDゲ−ト23の入
力端子ｍが（Ｈ）となり、もう一方の入力端子ｋに入力
される信号（＝E-ORゲ−ト22の出力）が反転されてNAND
ゲ−ト23からフィルタ回路14に出力される。つまり、E-
ORゲ−ト22で出力デ−タラッチ回路35の出力レベルとＣ
ＭＯＳゲ−ト38の出力レベル（＝端子39におけるレベ
ル）とが比較され、該比較結果がインバ−トされてNAND
ゲ−ト23からフィルタ回路14を介して外部回路あるいは
マイクロコンピュ−タ等に出力される。
【００２５】しかし、前記比較結果がそのままフィルタ
回路14から比較結果出力として出力されるわけではな
く、書き込みタイミング信号ＳW 、ＳD が入力されてか
ら一定時間の間、比較回路21から比較結果が入力されて
もフィルタ回路14から比較結
回路14から比較結果出力として出力されるわけではな
く、書き込みタイミング信号ＳW 、ＳD が入力されてか
ら一定時間の間、比較回路21から比較結果が入力されて
もフィルタ回路14から比較結
【００２６】果出力は出力されないようになってい
る。これは、
る。これは、
【作用】のところで説明したように、デ−タが書き込み
タイミング信号ＳW により出力デ−タラッチ回路35に書
き込まれてから出力デ−タラッチ回路35の出力レベルが
安定するまでに所定の時間を要し、また、出力デ−タラ
ッチ回路35の出力が、２入力NANDゲ−ト36・２入力NOR
ゲ−ト37及びＣＭＯＳゲ−ト38を介してE-ORゲ−ト22の
入力端子ｉに入力されるまでに一定の伝達時間を要する
ので、常に比較結果出力が出力されるようになってい
ると、前記所定の時間及び伝達時間の間は、端子39にお
ける論理レベルに異常がなくとも比較回路21から異常の
検出を示す信号がフィルタ回路14を介して出力されてし
まう場合があるからである。例えば、出力デ−タラッチ
回路35に入力されるデ−タのレベルが（Ｈ）から（Ｌ）
あるいは（Ｌ）から（Ｈ）へと変化すると、前記所定の
時間及び伝達時間の間、比較回路21では出力デ−タラッ
チ回路35に保持されていた前回のデ−タのレベルと今回
のデ−タのレベルとが比較されることになり、端子39の
論理レベルが正常であっても、E-ORゲ−ト22から比較異
常を示す信号が出力されてしまう。よって、上記誤検出
を防止するために実施例に係る半導体回路においては、
フィルタ回路14を設け、書き込みタイミング信号ＳW 及
びＳD が入力されてから一定時間（＝前記所定の時間及
び伝達時間の間）、比較結果出力を出力しないように
している。
タイミング信号ＳW により出力デ−タラッチ回路35に書
き込まれてから出力デ−タラッチ回路35の出力レベルが
安定するまでに所定の時間を要し、また、出力デ−タラ
ッチ回路35の出力が、２入力NANDゲ−ト36・２入力NOR
ゲ−ト37及びＣＭＯＳゲ−ト38を介してE-ORゲ−ト22の
入力端子ｉに入力されるまでに一定の伝達時間を要する
ので、常に比較結果出力が出力されるようになってい
ると、前記所定の時間及び伝達時間の間は、端子39にお
ける論理レベルに異常がなくとも比較回路21から異常の
検出を示す信号がフィルタ回路14を介して出力されてし
まう場合があるからである。例えば、出力デ−タラッチ
回路35に入力されるデ−タのレベルが（Ｈ）から（Ｌ）
あるいは（Ｌ）から（Ｈ）へと変化すると、前記所定の
時間及び伝達時間の間、比較回路21では出力デ−タラッ
チ回路35に保持されていた前回のデ−タのレベルと今回
のデ−タのレベルとが比較されることになり、端子39の
論理レベルが正常であっても、E-ORゲ−ト22から比較異
常を示す信号が出力されてしまう。よって、上記誤検出
を防止するために実施例に係る半導体回路においては、
フィルタ回路14を設け、書き込みタイミング信号ＳW 及
びＳD が入力されてから一定時間（＝前記所定の時間及
び伝達時間の間）、比較結果出力を出力しないように
している。
【００２７】なお、上記したようにフィルタ回路14から
は比較結果出力が外部回路あるいはマイクロコンピュ
−タ等に出力されるが、比較結果出力に異常があれ
ば、次のような処理が行なわれる。（１）．前記比較結
果を外部端子に出力し、LED 表示で異常を知らせる。
（２）．内部レジスタに異常を知らせるフラグを立て、
出力を切る処理をする。（３）．内部リセットをかけ、
ＩＣそのものの動きを止める。（４）．割り込みを発生
させてマイクロコンピュ−タ等に異常を知らせ、出力を
切る等の処理をする。
は比較結果出力が外部回路あるいはマイクロコンピュ
−タ等に出力されるが、比較結果出力に異常があれ
ば、次のような処理が行なわれる。（１）．前記比較結
果を外部端子に出力し、LED 表示で異常を知らせる。
（２）．内部レジスタに異常を知らせるフラグを立て、
出力を切る処理をする。（３）．内部リセットをかけ、
ＩＣそのものの動きを止める。（４）．割り込みを発生
させてマイクロコンピュ−タ等に異常を知らせ、出力を
切る等の処理をする。
【００２８】以上説明したように実施例に係る半導体回
路にあっては、出力デ−タラッチ回路35の出力レベルと
ＣＭＯＳゲ−ト38の出力レベル、すなわち端子39におけ
る論理レベルとを比較回路21を構成するE-ORゲ−ト22で
比較し、出力が正常に行なわれているかどうかを判別す
ることができ、両者の論理レベルに異常があれば、比較
結果出力を介して外部回路あるいはマイクロコンピュ
−タ等に出力異常を知らせることができる。
路にあっては、出力デ−タラッチ回路35の出力レベルと
ＣＭＯＳゲ−ト38の出力レベル、すなわち端子39におけ
る論理レベルとを比較回路21を構成するE-ORゲ−ト22で
比較し、出力が正常に行なわれているかどうかを判別す
ることができ、両者の論理レベルに異常があれば、比較
結果出力を介して外部回路あるいはマイクロコンピュ
−タ等に出力異常を知らせることができる。
【００２９】
【発明の効果】以上詳述したように本発明に係る半導体
回路にあっては、出力デ−タラッチ回路から伝達ゲ−ト
を介して出力端子に接続された半導体回路において、前
記出力デ−タラッチ回路の出力側と前記伝達ゲ−トの出
力側とに、該伝達ゲ−トに対して並列的に比較回路が接
続されているので、前記出力デ−タラッチ回路の出力レ
ベルと前記伝達ゲ−トとの出力レベルとを前記比較回路
で比較することができ、出力が正常に行なわれているか
どうかを判別することができる。
回路にあっては、出力デ−タラッチ回路から伝達ゲ−ト
を介して出力端子に接続された半導体回路において、前
記出力デ−タラッチ回路の出力側と前記伝達ゲ−トの出
力側とに、該伝達ゲ−トに対して並列的に比較回路が接
続されているので、前記出力デ−タラッチ回路の出力レ
ベルと前記伝達ゲ−トとの出力レベルとを前記比較回路
で比較することができ、出力が正常に行なわれているか
どうかを判別することができる。
【図１】本発明に係る半導体回路の基本構成を示したブ
ロック図である。
ロック図である。
【図２】本発明に係る半導体回路の実施例を示した概略
ブロック図である。
ブロック図である。
【図３】従来の半導体回路を概略的に示した回路構成図
であり、（ａ）は出力専用端子の場合を示し、（ｂ）、
（ｃ）は入出力端子の場合を示している。
であり、（ａ）は出力専用端子の場合を示し、（ｂ）、
（ｃ）は入出力端子の場合を示している。
１１、３５ 出力デ−タラッチ回路 １２ インバ−タ（伝達ゲ−ト） １３、２１ 比較回路 １５、３８ ＣＭＯＳゲ−ト（伝達ゲ−ト） １６、３９ （出力）端子 ２２ Ｅ−ＯＲゲ−ト（比較回路） ２３ ＮＡＮＤゲ−ト（比較回路）
Claims (1)
- 【請求項１】 出力デ−タラッチ回路から伝達ゲ−トを
介して出力端子に接続された半導体回路において、前記
出力デ−タラッチ回路の出力側と前記伝達ゲ−トの出力
側とに、該伝達ゲ−トに対して並列的に比較回路が接続
されていることを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163105A JPH063423A (ja) | 1992-06-22 | 1992-06-22 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163105A JPH063423A (ja) | 1992-06-22 | 1992-06-22 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH063423A true JPH063423A (ja) | 1994-01-11 |
Family
ID=15767270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163105A Pending JPH063423A (ja) | 1992-06-22 | 1992-06-22 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063423A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964805B1 (en) | 1998-10-05 | 2005-11-15 | Yoshino Kogyosho Co., Ltd. | Tack labels and plastic containers with such tack labels |
-
1992
- 1992-06-22 JP JP4163105A patent/JPH063423A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964805B1 (en) | 1998-10-05 | 2005-11-15 | Yoshino Kogyosho Co., Ltd. | Tack labels and plastic containers with such tack labels |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001114 |