JPH01184799A - メモリの欠陥検出回路 - Google Patents
メモリの欠陥検出回路Info
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- JPH01184799A JPH01184799A JP63011359A JP1135988A JPH01184799A JP H01184799 A JPH01184799 A JP H01184799A JP 63011359 A JP63011359 A JP 63011359A JP 1135988 A JP1135988 A JP 1135988A JP H01184799 A JPH01184799 A JP H01184799A
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- 230000007547 defect Effects 0.000 title claims abstract description 16
- 238000001514 detection method Methods 0.000 claims description 12
- 230000008878 coupling Effects 0.000 abstract description 7
- 238000010168 coupling process Methods 0.000 abstract description 7
- 238000005859 coupling reaction Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 3
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000003213 activating effect Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多ビツト構成の２ポート・スタティクＲＡＭ
回路に関し、特に短時間に欠陥を検出することに関する
。
回路に関し、特に短時間に欠陥を検出することに関する
。
従来、この種のメモリ回路の欠陥検出では、全アドレス
に渡ってメモリ・セルに対して、任意の値を書き込み、
そして読み出すという動作をくり返し行うことにより、
メモリ・セルの断線や短絡や遷移不良などの欠陥検出を
行い、そして全ビットに渡ってメモリ・セルの１ビツト
を“０′から“１″へ又は、“１”から“０”へと変化
させることにより、他のビットが反転しないかどうが、
他のビットを読み出して調べるマーチングによる結合不
良の欠陥検出がある。
に渡ってメモリ・セルに対して、任意の値を書き込み、
そして読み出すという動作をくり返し行うことにより、
メモリ・セルの断線や短絡や遷移不良などの欠陥検出を
行い、そして全ビットに渡ってメモリ・セルの１ビツト
を“０′から“１″へ又は、“１”から“０”へと変化
させることにより、他のビットが反転しないかどうが、
他のビットを読み出して調べるマーチングによる結合不
良の欠陥検出がある。
上述した従来のメモリ回路の欠陥検出では、メモリ・セ
ルの断線や短絡や遷移不良など検出するのに、全アドレ
スに渡って書き込みと読み出しをくり返し行わなければ
ならない欠点と、マーチングによる他のビットの変化を
見るために、他のビットについて読み出しをくり返し行
わなければならない欠点がある。
ルの断線や短絡や遷移不良など検出するのに、全アドレ
スに渡って書き込みと読み出しをくり返し行わなければ
ならない欠点と、マーチングによる他のビットの変化を
見るために、他のビットについて読み出しをくり返し行
わなければならない欠点がある。
本発明の２ポート・スタティクＲＡＭの欠陥検出回路は
、データの書き込みと読み出しを行う第１のポートと、
前記の第１のポートとは独立にメモリ・セルから読み出
したデータのＴｕｒｅとＢａｒをマルチ・プレクスして
出力する読み出し専用の第２のポート５とを有する２ポ
ートのメモリ回路ｌと、前記の第１のポートに対するワ
ード線の奇数並びを選択する制御信号１１と偶数並びを
選択する制御信号１２とを有する第１のデコーダ２と、
前記の第２のポートに対するワード線の奇数並びを選択
する制御信号１３と偶数並びを選択する制御信号１４と
を有する第２のデコーダ３と、上記の第２のポート５の
マルチ・プレクサを制御する信号を出力するレジスタと
、上記の第２のポート出力に関し０”を検出する回路と
を有している。
、データの書き込みと読み出しを行う第１のポートと、
前記の第１のポートとは独立にメモリ・セルから読み出
したデータのＴｕｒｅとＢａｒをマルチ・プレクスして
出力する読み出し専用の第２のポート５とを有する２ポ
ートのメモリ回路ｌと、前記の第１のポートに対するワ
ード線の奇数並びを選択する制御信号１１と偶数並びを
選択する制御信号１２とを有する第１のデコーダ２と、
前記の第２のポートに対するワード線の奇数並びを選択
する制御信号１３と偶数並びを選択する制御信号１４と
を有する第２のデコーダ３と、上記の第２のポート５の
マルチ・プレクサを制御する信号を出力するレジスタと
、上記の第２のポート出力に関し０”を検出する回路と
を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図で、２ポートの
メモリ回路１と、第１のポートに対するワード線の奇数
並びを選択する制御信号１１と偶数並びを選択する制御
信号１２とを有する第１の電極２と、第２のポートに対
するワード線の奇数並びを選択する制御信号１３と偶数
並びを選択する制御信号１４とを有する第２のデコーダ
３と、読み出し書き込みが可能な第１のポート４と、メ
モリ・セルからのＴｕｒｅ信号８１と１３ ａ ｒ 信
号８２とをレジスタＡ又はレジスタＢのデータによりビ
ット単位でマルチ・プレクスする回路を有する読み出し
専用の第２のポート５と、第２のポート出力１６のデー
タに関して“０”を検出するための回路８とから構成さ
れている。
メモリ回路１と、第１のポートに対するワード線の奇数
並びを選択する制御信号１１と偶数並びを選択する制御
信号１２とを有する第１の電極２と、第２のポートに対
するワード線の奇数並びを選択する制御信号１３と偶数
並びを選択する制御信号１４とを有する第２のデコーダ
３と、読み出し書き込みが可能な第１のポート４と、メ
モリ・セルからのＴｕｒｅ信号８１と１３ ａ ｒ 信
号８２とをレジスタＡ又はレジスタＢのデータによりビ
ット単位でマルチ・プレクスする回路を有する読み出し
専用の第２のポート５と、第２のポート出力１６のデー
タに関して“０”を検出するための回路８とから構成さ
れている。
第２図は、第１図における第２のポート５についての具
体的な回路図で、レジスタＡ６又は、レジスタＢ７のデ
ータによってメモリ・セルからのＴｕｒｅ信号３３とＢ
ａｒ信号３４とをビット単位でマルチ・プレクスする回
路とセンス・アンプからなっている。
体的な回路図で、レジスタＡ６又は、レジスタＢ７のデ
ータによってメモリ・セルからのＴｕｒｅ信号３３とＢ
ａｒ信号３４とをビット単位でマルチ・プレクスする回
路とセンス・アンプからなっている。
第３図は、第１図における第１のデコーダ２についての
具体的な回路図でアドレス信号９をデコードする通常の
デコーダ３９と、第１のポートに対する奇数並びのワー
ド線、５２．５５を選択する制御信号１１と、偶数並び
のワード線４６゜４８．４９を選択する制御信号１２と
から構成されている。
具体的な回路図でアドレス信号９をデコードする通常の
デコーダ３９と、第１のポートに対する奇数並びのワー
ド線、５２．５５を選択する制御信号１１と、偶数並び
のワード線４６゜４８．４９を選択する制御信号１２と
から構成されている。
第４図は、第１図における第２のデコーダ３についての
具体的な回路図で、アドレス信号１ｏをデコードする通
常のデコーダ５６と、第２のポートに対する奇数並びの
ワード線６９．７２を選択する制御信号１３と偶数並び
のワード線６８゜７０．７１を選択する制御信号１４と
から構成されている。
具体的な回路図で、アドレス信号１ｏをデコードする通
常のデコーダ５６と、第２のポートに対する奇数並びの
ワード線６９．７２を選択する制御信号１３と偶数並び
のワード線６８゜７０．７１を選択する制御信号１４と
から構成されている。
第５図は第１図における２ポートのメモリ回路ｌの記憶
セルの回路図で、第１のポート側でのワード線は８でそ
の第１のポートの出力は、ビット線８３（Ｔｕｒｅ信号
）とビット線８４（Ｂａｒ信号）からなっており、そし
て第２のポート側でのワード線は８６で、その第２のポ
ートの出力はビット線８２（Ｔｕｒｅ信号）とビット線
８１（Ｂａｒ信号）からもなっている。
セルの回路図で、第１のポート側でのワード線は８でそ
の第１のポートの出力は、ビット線８３（Ｔｕｒｅ信号
）とビット線８４（Ｂａｒ信号）からなっており、そし
て第２のポート側でのワード線は８６で、その第２のポ
ートの出力はビット線８２（Ｔｕｒｅ信号）とビット線
８１（Ｂａｒ信号）からもなっている。
次に本発明の詳細な説明する。まず２ポートのメモリ回
路が４ビツト構成の場合を考えると、データ・バス１７
を介してレジスタＡ６に“０００ｏ”のデータをラッチ
するとともに、第１のデコーダ２における制御信号１１
と制御信号１２とを同時にアクティブにすることにより
、２ポートのメモリ回路１の第１のポート側のワード線
８５を全アドレスに渡ってアクティブとなり、そしてデ
ータ・バス１７上のデータを全メモリ・セルに対して書
き込みを実施する。その書き込み終了後、制御信号１１
と１２とをインアクティブとし、そして、レジスタＡ６
のデータにより、第２のポート５でのメモリ・セルから
のＴｕｒｅ信号とＢａｒ信号とをマルチ・プレクスを行
い、本場合メモリ・セルからのＢａｒ信号の方をセレク
トする。そして第２のデコーダ３０制御信号１３と制御
信号１４とをアクティブにすることにより、全メモリ・
セルに対してのビット線方向でのメモリ・セルの値（こ
の場合はメモリ・セルのＢａｒ値）をＮＯＲした情報が
第２のポート５から出力される。この第２のポート出力
１６を“０”検出回路８に入れることにより、メモリ・
セルの欠陥が存在するかを判定信号１９で検出できる。
路が４ビツト構成の場合を考えると、データ・バス１７
を介してレジスタＡ６に“０００ｏ”のデータをラッチ
するとともに、第１のデコーダ２における制御信号１１
と制御信号１２とを同時にアクティブにすることにより
、２ポートのメモリ回路１の第１のポート側のワード線
８５を全アドレスに渡ってアクティブとなり、そしてデ
ータ・バス１７上のデータを全メモリ・セルに対して書
き込みを実施する。その書き込み終了後、制御信号１１
と１２とをインアクティブとし、そして、レジスタＡ６
のデータにより、第２のポート５でのメモリ・セルから
のＴｕｒｅ信号とＢａｒ信号とをマルチ・プレクスを行
い、本場合メモリ・セルからのＢａｒ信号の方をセレク
トする。そして第２のデコーダ３０制御信号１３と制御
信号１４とをアクティブにすることにより、全メモリ・
セルに対してのビット線方向でのメモリ・セルの値（こ
の場合はメモリ・セルのＢａｒ値）をＮＯＲした情報が
第２のポート５から出力される。この第２のポート出力
１６を“０”検出回路８に入れることにより、メモリ・
セルの欠陥が存在するかを判定信号１９で検出できる。
次に同様な動作を全メモリ・セルに対して“１１１１”
を書き込みを行うとともに、レジスタＡ６に“１１１１
”にラッチさせ、第２のポート５において、メモリ・セ
ルからのＢａｒ信号の方をセレクトする。そして第２の
ポート５から前記と同様に読み出しを行い、′０”検出
回路８でチエツクを行う。そしてまた、上記と同様に全
メモリ・セルに対して“００００”で書き込みを行い、
そして上記と同様に読み出してチエツクを行う。このチ
エツクによって全メモリ・セルに対しての“０”→“１
”→“０”への遷移不良やセルでのショートなどの欠陥
を容易に検出することが出来る。
を書き込みを行うとともに、レジスタＡ６に“１１１１
”にラッチさせ、第２のポート５において、メモリ・セ
ルからのＢａｒ信号の方をセレクトする。そして第２の
ポート５から前記と同様に読み出しを行い、′０”検出
回路８でチエツクを行う。そしてまた、上記と同様に全
メモリ・セルに対して“００００”で書き込みを行い、
そして上記と同様に読み出してチエツクを行う。このチ
エツクによって全メモリ・セルに対しての“０”→“１
”→“０”への遷移不良やセルでのショートなどの欠陥
を容易に検出することが出来る。
次に結合不良を検出する場合での動作を説明すると、ま
ず、データ・バス１７を介して“００００”のデータを
レジスタＡ６にラッチさせるとともに、上記と同様に全
メモリ・セルに対して“００００”を書き込みを行う。
ず、データ・バス１７を介して“００００”のデータを
レジスタＡ６にラッチさせるとともに、上記と同様に全
メモリ・セルに対して“００００”を書き込みを行う。
そしてデータ・バス１７を介して“１０１０”のデータ
をレジスタＢ７にラッチさせるとともに、第１のデコー
ダ２の偶数並びのワード線５１，５３，５４をアクティ
ブとする制御信号１２をアクティブとし、偶数並びのメ
モリ・セル全部に対して書き込みを行う。そして、書き
込み終了後、制御信号１２をインアクティブにし、そし
てレジスタＢ７のデータ“１０１０”により、第２のポ
ート５でのメモリ・セルからのＴｕｒｅ信号とＢａｒ信
号とにそれぞれマルチ・プレクスを行う。そして、第２
のデコーダ３の偶数並びのワード線６８，７０．７１を
選択する制御信号１４をアクティブとすることにより、
その偶数並びのメモリ・セルの情報を読み出し、その偶
数並びのメモリ・セルにおいて“０”→“１”へト変更
シたビットの左右のビットが“０”→“ｌ”へと変化（
結合不良）しているのかを第２のポート５のマルチ・プ
レクサを通し、１０″検出回路８によっ゛てチエツクす
る。そして、第２のポート側の制御信号１４をインアク
ティブにし、そして次にレジスタＡ６のデータ“０００
０”によって第２のポート５におけるマルチ・プレクス
を行い、そして、第２のデコーダ３の奇数並びのワード
線６９゜７２を選択する制御信号１３をアクティブとす
ることにより、その奇数並びのメモリ・セルの情報を読
み出し、その奇数並びのメモリ・セルは偶数並びでの“
０”→“ｌ”への変更したビットに対し、上、下、左上
、右上、左下、右下に相当し、その奇数並びのメモリ・
セルが“０″→“１”へと変化（結合不良）を第２のポ
ート５のマルチ・プレクスを通し、′０”検出回路８に
よってチエツクすることにより偶数並びと奇数並びとの
チエツクにより１ビツトの変更に対する周囲のビットの
変化（結合不良）を容易に検出することができる。そし
て、この動作をデータ“０１０１″（反転）で行ったり
、そして、偶数並びを奇数並びに変更し上記と同じこと
を実施することにより、マーラングと同様な効果を得る
ことが出来、しかも少ないテスト時間で容易に結合不良
を検出することが出来る。
をレジスタＢ７にラッチさせるとともに、第１のデコー
ダ２の偶数並びのワード線５１，５３，５４をアクティ
ブとする制御信号１２をアクティブとし、偶数並びのメ
モリ・セル全部に対して書き込みを行う。そして、書き
込み終了後、制御信号１２をインアクティブにし、そし
てレジスタＢ７のデータ“１０１０”により、第２のポ
ート５でのメモリ・セルからのＴｕｒｅ信号とＢａｒ信
号とにそれぞれマルチ・プレクスを行う。そして、第２
のデコーダ３の偶数並びのワード線６８，７０．７１を
選択する制御信号１４をアクティブとすることにより、
その偶数並びのメモリ・セルの情報を読み出し、その偶
数並びのメモリ・セルにおいて“０”→“１”へト変更
シたビットの左右のビットが“０”→“ｌ”へと変化（
結合不良）しているのかを第２のポート５のマルチ・プ
レクサを通し、１０″検出回路８によっ゛てチエツクす
る。そして、第２のポート側の制御信号１４をインアク
ティブにし、そして次にレジスタＡ６のデータ“０００
０”によって第２のポート５におけるマルチ・プレクス
を行い、そして、第２のデコーダ３の奇数並びのワード
線６９゜７２を選択する制御信号１３をアクティブとす
ることにより、その奇数並びのメモリ・セルの情報を読
み出し、その奇数並びのメモリ・セルは偶数並びでの“
０”→“ｌ”への変更したビットに対し、上、下、左上
、右上、左下、右下に相当し、その奇数並びのメモリ・
セルが“０″→“１”へと変化（結合不良）を第２のポ
ート５のマルチ・プレクスを通し、′０”検出回路８に
よってチエツクすることにより偶数並びと奇数並びとの
チエツクにより１ビツトの変更に対する周囲のビットの
変化（結合不良）を容易に検出することができる。そし
て、この動作をデータ“０１０１″（反転）で行ったり
、そして、偶数並びを奇数並びに変更し上記と同じこと
を実施することにより、マーラングと同様な効果を得る
ことが出来、しかも少ないテスト時間で容易に結合不良
を検出することが出来る。
以上説明したように本発明は、全記憶セルに対して“０
”又は“１”の値を一括して書き込むのと欠陥検出のた
めの読み出しをすべての記憶セルに対して一括して行え
ることにより、従来、書き込みと読み出しをくり返し実
施していたのと比較して短時間で欠陥を検出することが
出来る点と、マーチングにおいて、メモリ回路に対する
ワード線を奇数、偶数と分けることにより一度に多ビッ
トの変化に対するまわりのビットの変化をチエツクする
ことにより、従来、他のビットについてくり返し読み出
ししていたのと比較して短時間で欠陥を検出することが
出来る。
”又は“１”の値を一括して書き込むのと欠陥検出のた
めの読み出しをすべての記憶セルに対して一括して行え
ることにより、従来、書き込みと読み出しをくり返し実
施していたのと比較して短時間で欠陥を検出することが
出来る点と、マーチングにおいて、メモリ回路に対する
ワード線を奇数、偶数と分けることにより一度に多ビッ
トの変化に対するまわりのビットの変化をチエツクする
ことにより、従来、他のビットについてくり返し読み出
ししていたのと比較して短時間で欠陥を検出することが
出来る。
第１図は本発明のブロック図、第２図は第１図の第２の
ポート５の回路図、第３図は第１図の第１のポート２の
回路図、第４図は第１図の第２のポート３の回路図、第
５図は第１図の２ポートのメモリ回路１のメモリ・セル
の回路図である。 １・・・・・・２ポートのメモリ回路、２・・・・・・
第１のデコーダ、３・・・・・・第２のデコーダ、４・
・・・・・第１のポート、５・・・・・・第２のポート
、６・・・・・・レジスタＡ。 ７・・・・・・レジスタＢ、８・・・・・・“０”検出
回路、９゜ｌＯ・・・・・・アドレス信号、１１．１３
・・・・・・奇数並びのワード線の選択制御信号、１２
，１４・・・・・・偶数並びのワード線の選択制御信号
、１５・・・・・・第１のポート出力、１６・・・・・
・第２のポート出力、１７・・・・・・データ・バス、
１８・・・・・・レジスタ出力、１９・・・・・・欠陥
検出信号、２１，２２，２３・・・・・・センス・アン
プ、２４，２５，２６，２７，２８，２９・・・・・・
ＮＭＯ８のトランジスタ、３０，３１，３２・・・・・
・インバータ、３３，３５，３７・・・・・・メモリ・
セルからの出力（Ｂａｒ信号）、３４．３８．３８・・
・・・・メモリ・セルからの出力（Ｔｕｒｅ信号）、３
９．５６・・・・・・デコーダ、４０，５７・・・・・
・２人力Ｎ０Ｒ１４１，４２，４３，４４，４５，５８
゜５９．６０，６１．６２・・・・・・２人力ＡＮＤ２
人力Ｎ０Ｒ１４６，４７，４８，４９，５０，６３゜６
４．６５・・・・・・インバータ、５１，５３，５４゜
６８．７０．７１・・・・・・（偶数）ワード線、５２
゜５５．６９，７２・・・・・・（奇数）ワード線、７
３゜７４．７５，７６．７７．７８・・・・・・ＮＭＯ
８のトランジスタ、７９．８０・・川・インバータ、８
１・・・・・・第１のポート側ビット線（’［’ｕｒｅ
）、８２・・・・・・第１のポート側ビット線（Ｂ ａ
ｒ ） 、８３・・・・・・第２のボート側Ｂａｒ信
号、８４・・・・・・第２のポート側Ｔｕｒｅ信号、８
５・・・用第１のポート側ワード線、８６・・・・・・
第２のポート側ワード線。 代理人 弁理士 内 原 晋
ポート５の回路図、第３図は第１図の第１のポート２の
回路図、第４図は第１図の第２のポート３の回路図、第
５図は第１図の２ポートのメモリ回路１のメモリ・セル
の回路図である。 １・・・・・・２ポートのメモリ回路、２・・・・・・
第１のデコーダ、３・・・・・・第２のデコーダ、４・
・・・・・第１のポート、５・・・・・・第２のポート
、６・・・・・・レジスタＡ。 ７・・・・・・レジスタＢ、８・・・・・・“０”検出
回路、９゜ｌＯ・・・・・・アドレス信号、１１．１３
・・・・・・奇数並びのワード線の選択制御信号、１２
，１４・・・・・・偶数並びのワード線の選択制御信号
、１５・・・・・・第１のポート出力、１６・・・・・
・第２のポート出力、１７・・・・・・データ・バス、
１８・・・・・・レジスタ出力、１９・・・・・・欠陥
検出信号、２１，２２，２３・・・・・・センス・アン
プ、２４，２５，２６，２７，２８，２９・・・・・・
ＮＭＯ８のトランジスタ、３０，３１，３２・・・・・
・インバータ、３３，３５，３７・・・・・・メモリ・
セルからの出力（Ｂａｒ信号）、３４．３８．３８・・
・・・・メモリ・セルからの出力（Ｔｕｒｅ信号）、３
９．５６・・・・・・デコーダ、４０，５７・・・・・
・２人力Ｎ０Ｒ１４１，４２，４３，４４，４５，５８
゜５９．６０，６１．６２・・・・・・２人力ＡＮＤ２
人力Ｎ０Ｒ１４６，４７，４８，４９，５０，６３゜６
４．６５・・・・・・インバータ、５１，５３，５４゜
６８．７０．７１・・・・・・（偶数）ワード線、５２
゜５５．６９，７２・・・・・・（奇数）ワード線、７
３゜７４．７５，７６．７７．７８・・・・・・ＮＭＯ
８のトランジスタ、７９．８０・・川・インバータ、８
１・・・・・・第１のポート側ビット線（’［’ｕｒｅ
）、８２・・・・・・第１のポート側ビット線（Ｂ ａ
ｒ ） 、８３・・・・・・第２のボート側Ｂａｒ信
号、８４・・・・・・第２のポート側Ｔｕｒｅ信号、８
５・・・用第１のポート側ワード線、８６・・・・・・
第２のポート側ワード線。 代理人 弁理士 内 原 晋
Claims (1)
- データの書き込みと読み出しを行う第１のポート４と
、前記の第１のポートとは独立にメモリ・セルから読み
出したデータのＴｕｒｅとＢａｒをマルチ・プレクスし
て出力する読み出し専用の第２のポート５とを有する２
ポートのメモリ回路１と、前記の第１のポートに対する
ワード線の奇数並びを選択する制御信号１１と偶数並び
を選択する制御信号１２とを有する第１のデコーダ２と
、前記の第２のポートに対するワード線の奇数並びを選
択する制御信号１３と偶数並びを選択する制御信号１４
とを有する第２のデコーダ３と、上記の第２のポート５
のマルチ・プレクサを制御する信号を出力するレジスタ
と、上記の第２のポート出力に関し、“０”を検出する
回路とを有するＸメモリの欠陥検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011359A JPH01184799A (ja) | 1988-01-19 | 1988-01-19 | メモリの欠陥検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011359A JPH01184799A (ja) | 1988-01-19 | 1988-01-19 | メモリの欠陥検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184799A true JPH01184799A (ja) | 1989-07-24 |
Family
ID=11775832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011359A Pending JPH01184799A (ja) | 1988-01-19 | 1988-01-19 | メモリの欠陥検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184799A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290899A (ja) * | 1990-04-06 | 1991-12-20 | Toshiba Corp | 半導体不揮発性メモリ装置 |
| JP2001236795A (ja) * | 2000-02-22 | 2001-08-31 | Oki Electric Ind Co Ltd | 半導体メモリ |
| JP2009064532A (ja) * | 2007-09-10 | 2009-03-26 | Nec Electronics Corp | 半導体集積回路装置 |
| CN101369125B (zh) | 2004-12-27 | 2011-12-14 | 兄弟工业株式会社 | 成像装置 |
-
1988
- 1988-01-19 JP JP63011359A patent/JPH01184799A/ja active Pending
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