JPH06267295A - 並列ビットテストモード内蔵半導体メモリ - Google Patents

並列ビットテストモード内蔵半導体メモリ

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JPH06267295A
JPH06267295A JP5051713A JP5171393A JPH06267295A JP H06267295 A JPH06267295 A JP H06267295A JP 5051713 A JP5051713 A JP 5051713A JP 5171393 A JP5171393 A JP 5171393A JP H06267295 A JPH06267295 A JP H06267295A
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Abstract

(57)【要約】 【目的】セルアレー毎のリダンダンシー情報の出力およ
び複数ビットの並列テストが可能なプレダイソート用の
特別のテストモードを半導体メモリに搭載する。 【構成】半導体チップ領域上に形成され、複数個に分割
されたメモリセルアレー１１を有し、各メモリセルアレ
ー毎に独立に予備ロー１１２あるいは予備カラム１１３
による救済が可能なリダンダンシー機能を有するメモリ
回路と、第１の並列ビットテストモードによる複数ビッ
トの並列テストを行う第１のテスト回路と、半導体チッ
プ領域がウエハ状態の時に指定される第２の並列ビット
テストモードにおいて、第１の並列ビットテストモード
における読み出しデータの縮約ビット数よりも少ないビ
ット数の縮約度で複数ビットの並列テストを行う第２の
テスト回路とを具備し、第２の並列ビットテストモード
で縮約されるビットはリダンダンシーの置き換え単位に
含まれていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリに係り、
特に並列ビットテストモードを内蔵した半導体メモリに
関する。
【０００２】
【従来の技術】最近のダイナミック型半導体メモリ（Ｄ
ＲＡＭ）は、試験時間を短縮する目的で複数ビットの並
列テストを行うための並列ビットテストモードを有す
る。
【０００３】この並列ビットテストモードは、×１ビッ
ト構成のＤＲＡＭであっても、１ビットずつ書込み／読
み出しを行ってメモリーの機能を１ビットずつ試験する
代わりに、同時に複数ビットにアクセスし、多ビット構
成のＤＲＡＭでは、Ｉ／Ｏ（入／出力）の数以上のビッ
トにアクセスすることにより、同時に多くのビットの機
能をテストするものである。即ち、同時にｎビットのメ
モリセルに同一データを書込み、読み出し時には上記ｎ
ビットのデータを同時に読み出して各データが一致して
いるか不一致かを判別し、一致／不一致に応じて例えば
‘１’／‘０’を出力するものである。このような並列
ビットテストモードにより、全ビットにアクセスするサ
イクル数を１／ｎに低減できるので、テスト時間を大幅
に短縮できる。
【０００４】並列ビットテストモードが初めて導入され
た４Ｍワード×１ビット構成の４ＭＤＲＡＭでは、ＪＥ
ＤＥＣ（Joint Electron Device Engineering Council
）で標準化された８ビット並列テストモードが搭載さ
れていた。
【０００５】また、ＤＲＡＭの集積度が上がると、並列
ビットテストモードで同時にテストするビット数を増や
すことによってテスト時間の増加を最小限に抑えてき
た。これまでのメーカー各社の傾向は、１６Ｍ×１ビッ
ト構成の１６ＭＤＲＡＭでは１６ビット並列モードが搭
載され、６４ＭＤＲＡＭでは３２ビット並列モードが搭
載されるのが各社の流れである。
【０００６】例えば６４Ｍワード×１ビット構成のＤＲ
ＡＭのテスト結果を判別する場合には、３２ビットのデ
ータを同時に読み出して判別結果を出力パッドに出力す
るものとし、３２ビットが全て‘０’か‘１’に揃って
いれば、‘１’を出力し、‘０’と‘１’が混在してい
れば‘０’を出力するようにしている。
【０００７】このような判別方法により、セルの書込み
／読み出しが正しくできるか否かのテストを３２ビット
並列で行うことができて、大幅にテスト時間を短縮でき
る。一方、多ビット構成の製品には、出力パッドがビッ
ト幅分あるが、各入／出力（Ｉ／Ｏ）端子にそれぞれセ
ルアレーの部分集合のセルの良否判別結果を出力するの
ではなく、前記したようにある特定のＩ／Ｏ端子に全体
の被試験ビットのテスト結果をまとめて出力する方法を
採用するのが一般的である。
【０００８】例えば１６Ｍワード×４ビット構成のＤＲ
ＡＭのテストについては、まだ統一された方法がない
が、４個の１６Ｍセルアレーのそれぞれでの８ビットの
縮約結果を４個のＩ／Ｏ端子に別々に出力するのではな
く、４個のＩ／Ｏ端子の中の特定端子（例えばＩ／Ｏ
０）から３２ビットに同一データを書込み、判別結果を
上記特定端子に出力する方法が一般的である。
【０００９】このような多ビット構成のＤＲＡＭにおけ
るテスト結果出力方式は、×４ビット構成品のみに限ら
ず、×８、×１６などのより広いビット構成の製品にお
いても踏襲される傾向にある。
【００１０】上記したように各Ｉ／Ｏ端子にそれぞれセ
ルアレーの部分集合のセルの良否判別結果を出力しない
理由は、例えば４Ｍワード×１６ビット構成のＤＲＡＭ
で３２ビットを縮約して各Ｉ／Ｏ端子にそれぞれ出力す
る場合を想定すると、各Ｉ／Ｏ端子にはたった２ビット
の縮約となり、前記したような誤判断の確率が高くなる
からのである。但し、１６Ｍ×４ビット構成のＤＲＡＭ
では、各Ｉ／Ｏ端子にそれぞれセルアレーの部分集合の
セルの良否判別結果を出力する方法を採用しても、上記
したような問題は殆んどない。
【００１１】上記したように、並列ビットテストモード
は、テスト時間を大幅に短縮できるが、従来の並列ビッ
トテストモードは、多ビット構成のＤＲＡＭに適用する
場合に次に述べる問題があった。図１５は、ＤＲＡＭの
出荷前のテスト工程の一例を示す。
【００１２】一般に、ＤＲＡＭには予備のローあるいは
カラムが備え付けられており、不良のローあるいはカラ
ムがあった場合にそれらが救済可能であれば、通常のロ
ーやカラムの代わりに予備のローやカラムに置き換える
ことにより、不良品にならないようにする方法がとられ
ている。
【００１３】この場合、ウエハプロセス終了後にウエハ
状態でテストを行い、メモリセルの良否を判断し（この
ためのテストをプレダイソート；ｐｒｅ−Ｄｉｅ Ｓｏ
ｒｔテストと呼ぶ）、それらの中の不良ビットを記憶し
ておき、最終的に確定した不良ビットや不良ローや不良
カラムが予備のローやカラムで救済可能であれば、プレ
ダイソートの後にレーザーブローなどで不良アドレスを
プログラムすることにより、この不良アドレスがアクセ
スされた場合に予備のローかカラムをアクセスするよう
に置き換えるようにする。そして、その後、正しく置き
換えられているかをチェックするための最終ダイソート
テストが行われ、正しければ、パッケージに封入され
る。
【００１４】上記したようなプレダイソートにおいて
は、従来の並列ビットテストモードは使えない。何故な
らば、例えば１６Ｍ×４ビット構成のＤＲＡＭの場合、
３２ビットのデータの結果を縮約して出力するので、エ
ラーが検出されても、どのセルがエラーであるかが判ら
ず、その後の不良アドレスのプログラムが不可能になっ
てしまうからである。従って、従来のプレダイソートに
おいては、通常の１ビットずつアクセスするモードでテ
ストを行わざるを得ず、非常に長時間かかっていた。
【００１５】勿論、同時にテストされる３２ビット全体
を救済するようなリダンダンシー方式であれば、テスト
モードでプレダイソートを行ってもリダンダンシー情報
を得ることができる。
【００１６】しかし、従来のセルアレー構成の場合に
は、通常は、上記のような同時にテストされる３２ビッ
ト全体を救済するようなリダンダンシー方式を採用して
いないので、各１６Ｍセルアレー毎に独立にリダンダン
シーを設けるのが普通であるので、３２ビットの同時テ
ストでは縮約され過ぎることになり、リダンダンシー情
報をテストモードで得ることはできない。なお、図１５
では、組み立て工程後のパッケージ状態でバーンインを
行う例をしめしているが、ウエハ状態でバーンインを行
う場合もある。
【００１７】
【発明が解決しようとする課題】上記したように従来の
半導体メモリは、プレダイソートに際して、リダンダン
シー情報を得ようとすると、並列ビットテストモードテ
ストモードを使えず、通常モードでテストしてリダンダ
ンシー情報を得ているので、プレダイソートに非常に長
時間かかるという問題があった。
【００１８】本発明は上記の問題点を解決すべくなされ
たもので、セルアレー毎のリダンダンシー情報の出力お
よび複数ビットの並列テストが可能なプレダイソート用
の特別のテストモードを搭載した並列ビットテストモー
ド内蔵半導体メモリを提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の並列ビットテス
トモード内蔵半導体メモリは、半導体チップ領域上に形
成され、複数個に分割されたメモリセルアレーを有し、
各メモリセルアレー毎に独立に予備ローあるいは予備カ
ラムによる救済が可能なリダンダンシー機能を有するメ
モリ回路と、上記メモリ回路に備えられ、前記半導体チ
ップ領域がパッケージに封入された状態あるいはウエハ
状態の時に指定される第１の並列ビットテストモードに
おいて、上記メモリ回路におけるメモリセルの複数ビッ
トに同一データを書込み、上記複数ビットのデータを同
時に読み出して各データが一致しているか不一致かを判
別することにより複数ビットの並列テストを行う第１の
テスト回路と、前記メモリ回路に備えられ、前記半導体
チップ領域がウエハ状態の時に指定される第２の並列ビ
ットテストモードにおいて、前記第１の並列ビットテス
トモードにおける読み出しデータの縮約ビット数よりも
少ないビット数の縮約度で前記メモリ回路におけるメモ
リセルの複数ビットの並列テストを行う第２のテスト回
路とを具備し、上記第２の並列ビットテストモードで縮
約されるビットはリダンダンシーの置き換え単位に含ま
れていることを特徴とする。
【００２０】
【作用】プレダイソートテストに際して、例えばウエハ
上のあるパッドに信号を与えることにより第２の並列ビ
ットテストモード（プレダイソート専用テストモード）
エントリーするものとする。このプレダイソート専用テ
ストモードでは、通常のテストモードで行っているよう
なリダンダンシーで置き換える単位以上のデータ縮約は
行わないので、半導体メモリの複数のセルアレー毎にそ
れぞれのリダンダンシー単位でのエラー検出結果を複数
のパッドに出力することにより、リダンダンシー情報を
得ることが可能になる。
【００２１】即ち、プレダイソート用の特別のテストモ
ードをウエハ状態で起動することにより、多ビット同時
にテストでき、プレダイソート時間の大幅な短縮が可能
になる。
【００２２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００２３】本発明が適用される並列ビットテストモー
ド内蔵半導体メモリは、半導体チップ領域上に形成さ
れ、複数個に分割されたメモリセルアレーを有し、各メ
モリセルアレー毎に独立に予備ローあるいは予備カラム
による救済が可能なリダンダンシー機能を有するメモリ
回路と、上記メモリ回路に備えられ、前記半導体チップ
領域がパッケージに封入された状態あるいはウエハ状態
の時に指定される第１の並列ビットテストモードにおい
て、上記メモリ回路におけるメモリセルの複数ビットに
同一データを書込み、上記複数ビットのデータを同時に
読み出して各データが一致しているか不一致かを判別す
ることにより複数ビットの並列テストを行う第１のテス
ト回路と、前記メモリ回路に備えられ、前記半導体チッ
プ領域がウエハ状態の時に指定される第２の並列ビット
テストモードにおいて、前記第１の並列ビットテストモ
ードにおける読み出しデータの縮約ビット数よりも少な
いビット数の縮約度で前記メモリ回路におけるメモリセ
ルの複数ビットの並列テストを行う第２のテスト回路と
を具備し、上記第２の並列ビットテストモードで縮約さ
れるビットはリダンダンシーの置き換え単位に含まれて
いることを特徴とするものである。
【００２４】第２の並列ビットテストモードは、不良ビ
ットのアドレスを判別した後のリダンダンシーで置き換
える必要があるウエハ状態で行われるプレダイソートテ
ストに際してエントリーするプレダイソート専用テスト
モードである。このプレダイソート専用テストモードは
多ビット構成品にも搭載できるが、以下の説明では１ビ
ット構成品に搭載した場合を例にとる。図１は、本発明
の一実施例に係る６４Ｍワード×１ビット構成の６４Ｍ
ＤＲＡＭのセルアレー構成を示している。
【００２５】図１は、本発明の並列ビットテストモード
内蔵半導体メモリの一実施例に係る６４Ｍワード×１ビ
ット構成の６４ＭＤＲＡＭのセルアレー構成を示してい
る。チップ領域上に形成されている６４Ｍビットセルア
レー（６４Ｍアレー）は、４個の１６Ｍビットアレー
（１６Ｍアレー）１１…に分割されており、各１６Ｍア
レーのロー方向一端側（チップ領域中央側）にそれぞれ
対応してローデコーダ１２…が配置されており、各１６
Ｍアレーのカラム方向一端側（チップ領域中央側）にそ
れぞれ対応してカラムデコーダ１３…が配置されてい
る。各１６Ｍアレー１１…は１６個の１Ｍセルアレーブ
ロック（１Ｍブロック）１１１…に分割されている。ま
た、各１６Ｍアレー１１…の近傍を通過するようにそれ
ぞれ対応して８対（ペア）のデータ読み出し／書込み線
（ＲＷＤ線）が形成されている。まず、図１のＤＲＡＭ
の読み出し系について詳細に説明する。上記各１６Ｍア
レー１１…にそれぞれ対応する８対のＲＷＤ線はリード
マルチプレクサ１４に接続されている。図２は、図１中
の１６Ｍアレーの１個分とこれに対応するカラム選択バ
ッファ（ＤＱバッファ）および８対のＲＷＤ線を取り出
して詳細に示す。図３は、図２中の破線で囲んだ部分
（例えばｎ＝２のブロックＬ、Ｒ）に対応するＤＱバッ
ファおよびＤＱ線を取り出して詳細に示す。
【００２６】図２、図３に示すように、１６Ｍアレー
は、左右に隣り合う２個で１組をなす１Ｍブロック１１
１が８組並んでおり、便宜上、組番号ｎ（０〜７）、ブ
ロック番号ｍ（１〜１６）を付記し、各組内の左側のブ
ロックを記号Ｌ、各組内の右側のブロックを記号Ｒで現
わしている。
【００２７】上記各ブロック１１１には、それぞれ対応
して４個のＤＱバッファ２１…が設けられており、各ブ
ロック１１１の近傍に共通に８対のＲＷＤｉ線（ｉ＝０
〜７）が設けられている。また、上記１６Ｍアレー１１
の両側および各ブロック１１１相互間にはそれぞれ４対
のデータ線（ＤＱ線）が通過している。各ブロックの両
側に位置する４対のＤＱ０ｉ、／ＤＱ０ｉ線、〜、ＤＱ
３ｉ、／ＤＱ３ｉ線は、後述するように対応するブロッ
クのＤＱバッファ２１…に接続されている。そして、各
組内のブロックＬに対応するＤＱバッファ２１…は４対
のＲＷＤ０〜ＲＷＤ３線に接続され、ブロックＲに対応
するＤＱバッファ２１…は残りの４対のＲＷＤ４〜ＲＷ
Ｄ７線に接続されている。
【００２８】いま、例えばｎ＝２、Ｌのブロックが活性
化された場合には、このブロックの両側の合計８対のＤ
Ｑ線にデータが読み出される。このデータは、上記ｎ＝
２のＬ、Ｒのブロックに対応する８個のＤＱバッファ２
１…に入力されてそれぞれ増幅され、８対のＲＷＤ０線
〜ＲＷＤ７線に選択的に出力される。この場合には、Ｄ
Ｑ０４〜ＤＱ３４線、／ＤＱ０４〜／ＤＱ３４線がｎ＝
２、Ｌのブロックに対応する４個のＤＱバッファに入力
され、ＤＱ０５〜ＤＱ３５線、／ＤＱ０５〜／ＤＱ３５
線がｎ＝２、Ｒのブロックに対応する４個のＤＱバッフ
ァ２１…に入力される。
【００２９】上記とは逆に、ｎ＝２、Ｒのブロックが活
性化された場合には、やはり、このブロックの両側の合
計８対のＤＱ線にデータが読み出され、上記ｎ＝２の
Ｌ、Ｒのブロックに対応する８個のＤＱバッファ２１…
に入力されてそれぞれ増幅され、８対のＲＷＤ線に選択
的に出力される。この場合には、ＤＱ０５〜ＤＱ３５
線、／ＤＱ０５〜／ＤＱ３５線がｎ＝２、Ｌのブロック
に対応する４個のＤＱバッファ２１…に入力し、ＤＱ０
６〜ＤＱ３６線、／ＤＱ０６〜／ＤＱ３６線がｎ＝２、
Ｒのブロックに対応する４個のＤＱバッファ２１…に入
力する。
【００３０】上記各組内で隣り合ったＲとＬの２個のブ
ロックは同時に活性化されることはないので、上記した
ように左右のブロックでＤＱバッファを共有することが
可能になっている。
【００３１】他の組のブロックが活性化された場合で
も、上記と同じように、活性化されたブロックの両側に
形成されている４対ずつのＤＱ線が上記他の組のブロッ
クに対応する４個ずつ合計８個のＤＱバッファに入力さ
れてデータが増幅される。図４は、図３中のｎ＝２、Ｌ
のブロックの一部を拡大して示している。
【００３２】ここで、ＢＬ、／ＢＬ…は８対（１６本）
のビット線、ＷＬ…は４本のワード線、ＭＣ…は３２ビ
ット分のメモリセルを示している。このメモリセルＭＣ
は、１個のＭＯＳトランジスタと１個のキャパシタとか
らなり、前記ビット線ＢＬ、／ＢＬ…とワード線ＷＬ…
との交点近傍に設けられている。
【００３３】また、各ビット線対ＢＬ、／ＢＬ（これを
カラムと呼ぶ）には、信号増幅回路および増幅前にビッ
ト線対を所定の電位に固定するための回路を含むセンス
アンプ・ビット線プリチャージ回路４１…がブロックの
左右に分けられて接続されている。
【００３４】さらに、前述したようにブロックの両側に
形成されている４対ずつのＤＱ線は、カラム選択線ＣＳ
Ｌがゲートに入力しているＮＭＯＳトランジスタ（カラ
ム選択ゲート、ＤＱゲート）４２…を介して８対のビッ
ト線ＢＬ、／ＢＬと接続されるようになっている。
【００３５】この構成により、ワード線ＷＬで選択され
たメモリセルＭＣのデータをセンスアンプ４１で増幅
し、１本のＣＳＬで選択されたデータをブロックの左右
の合計８対のＤＱ線に読み出すことが可能になってい
る。
【００３６】なお、図４は、１本のＣＳＬで選択される
８カラムのみ示したが、この構成が繰り返されており、
各ＣＳＬ毎に８カラムずつ８対のＤＱ線に接続されるよ
うになっている。図５は、図３中のＤＱ線の１対分をｎ
＝２のＬ、Ｒのブロックで共有されているＤＱバッファ
に選択的に接続するためのスイッチ回路の一例を示す。
このスイッチ回路は、相補的な信号ＤＱＳＷ、／ＤＱＳ
Ｗがゲートに入力するＣＭＯＳトランスファゲート５１
…群が用いられている。
【００３７】ここで、ＤＰ０２Ｌ、／ＤＰ０２Ｌ、〜Ｄ
Ｐ３２Ｌ、／ＤＰ３２Ｌは、ｎ＝２のＬのブロックに対
応するＤＱバッファに接続されるＤＱ線対、ＤＰ０２
Ｒ、／ＤＰ０２Ｒ、〜ＤＰ３２Ｒ、／ＤＰ３２Ｒは、ｎ
＝２のＲのブロックに対応するＤＱバッファに接続され
るＤＱ線対である。図６は、図３中のＤＱバッファの一
例を示す回路図である。
【００３８】ここで、ＤＰｉｎｌ、／ＤＰｉｎｌ（ｉ＝
０〜３、ｎ＝０〜７、ｌ＝Ｌ、Ｒ）は、ＤＱバッファ
（ｉ＝０〜３、ｎ＝０〜７、ｌ＝Ｌ、Ｒ）に対応して接
続されるＤＱ線対である。ＤＱバッファ自体の構成はよ
く知られているので、その説明を省略する。図７は、図
６のＤＱバッファの動作例を示すタイミング図である。
ここで、ＱＤＲＶはライト動作時に“Ｈ”になるパルス
信号、ＱＳＥはリード時にＤＱバッファを活性化する信
号である。
【００３９】このＤＱバッファ自体の動作はよく知られ
ているので、以下、簡単に述べる。／ＲＡＳ（ローアド
レスストローブ）信号の活性化と共にローアドレスを取
り込み、次に、／ＣＡＳ（カラムアドレスストローブ）
信号の活性化と共にカラムアドレスを取り込んでＣＳＬ
を選択し、対応するデータを／ＤＦＬＴＣ信号の活性化
のタイミングでラッチする。その前に、ローアドレスに
等しいカラムアドレスに対応するＣＳＬを選択し、対応
するデータを仮にラッチしているが、これは、上記／Ｃ
ＡＳ信号の活性化により読み出されたデータ（必要なデ
ータ）のラッチにより破棄される。
【００４０】なお、図１の６４ＭＤＲＡＭは、８Ｋリフ
レシュサイクルの場合に各１６Ｍアレー１１…における
１６個の１Ｍブロック１１１…のうちの１個のみが１サ
イクル中に活性化されるように構成されており、全体で
４個の１Ｍブロック（例えば図１中斜線で示す）のみが
同時に活性化される。
【００４１】そして、上記４個の各ブロック１１１にお
いて、８ビットに同時に同一データを書き込むことがで
き、また、同時に読み出すことができる。従って、全体
で３２ビットのメモリセルに同時に同一データを書き込
むことができ、さらに、同時に３２ビットからの情報を
読み出すことができる。図８は、図１中のリードマルチ
プレクサ１４の一例を示す。
【００４２】ここで、８１…はＰＭＯＳトランジスタ、
８２…はＮＭＯＳトランジスタ、８３…はインバータ、
８４…は二入力ノアゲート、８５１、８５２は四入力ナ
ンドゲートである。
【００４３】１６個のＰＭＯＳトランジスタ８１…と、
２個のＮＭＯＳトランジスタ８２…と、４個のインバー
タ８３…と、２個の二入力ノアゲート８４…とが図示の
ように接続されてなる１組の回路が、１個の１６Ｍアレ
ーに対応して２組設けられている。そして、４個の１６
Ｍアレーのそれぞれの第１の組の回路の出力信号である
ＴＲＤｊ（ｊ＝０〜３）が第１の四入力ナンドゲート８
５１に入力し、第２の組の回路の出力信号である／ＴＲ
Ｄｊが第２の四入力ナンドゲート８５２に入力してい
る。
【００４４】上記各組の回路において、データを取り込
む前にＭＲＤＥＱ信号が一時的に“Ｈ”になり、これに
よりＮチャネルトランジスタ８２がオンになり、二入力
ノアゲート８４…の入力ノードであるＴＭＲＤ０ｊ、Ｔ
ＭＲＤ１ｊ、／ＴＭＲＤ０ｊ、／ＴＭＲＤ１ｊが低レベ
ルにセッティングされる。ここで、図８のリードマルチ
プレクサの通常モードにおける読み出し動作および並列
ビットテストモードにおける複数ビットのデータ縮約動
作を説明する。
【００４５】通常の×１ビット構成のＤＲＡＭにおける
通常モードの読み出し動作時には、１６Ｍアレー１１内
の１つのブロック１１１が活性化されて８ビットの同一
データが８対のＲＷＤ線に読み出された後で、／ＤＴＸ
Ｒ００〜／ＤＴＲＸ７０信号の中でアドレス選択された
１つ（例えば／ＤＴＸＲ００）だけが低レベルになる。
それに対応して、ＲＷＤ線の１ビットデータ（例えばＲ
ＷＤ００）が選択的にＴＭＲＤ００、ＴＭＲＤ１０と／
ＴＭＲＤ００、／ＴＭＲＤ１０に伝達され、さらに、２
入力ノアゲート８４を通ってＴＲＤ０、／ＴＲＤ０信号
として伝わる。
【００４６】同様に、他の１６Ｍアレーでも、ＲＷＤ線
へデータが出てくるが、選択されていない他の１６Ｍア
レーからのＴＲＤｊ、／ＴＲＤｊ信号は高レベルである
ので、アドレス選択された１６Ｍアレーのデータのみが
４入力ナンドゲート８５１、８５２を通ってＲＮＡＮ
Ｄ、／ＲＮＡＮＤ信号として出力される。
【００４７】一方、並列ビットテストモードの読み出し
動作時には、／ＤＴＲＸ００〜／ＤＴＲＸ７０信号が全
て低レベルになるので、ＲＷＤ００〜ＲＷＤ７０あるい
は／ＲＷＤ００〜／ＲＷＤ７０のデータの中で一つでも
低レベルの信号が存在していれば、ＴＲＤ０あるいは／
ＴＲＤ０が低レベルになる。
【００４８】従って、エラーがない状態では、４個の１
６Ｍアレーにそれぞれ対応するＲＷＤ線が全て“Ｈ”で
あれば、ＲＮＡＮＤ信号は“Ｌ”、／ＲＮＡＮＤ信号は
“Ｈ”となり、上記ＲＷＤ線が全て“Ｌ”であれば、Ｒ
ＮＡＮＤ＝“Ｈ”、／ＲＮＡＮＤ＝“Ｌ”となる。
【００４９】上記とは逆に、１ビットでもエラーがあれ
ば、上記ＲＷＤ線の中に“Ｌ”と“Ｈ”が混在している
ことになり、ＲＮＡＮＤ＝“Ｈ”、／ＲＮＡＮＤ＝
“Ｈ”となる。
【００５０】図９（ａ）、（ｂ）は、図６中のＲＮＡＮ
Ｄ、／ＲＮＡＮＤ信号を受けてＲＤ、／ＲＤ信号を生成
する回路の一例およびモード指定信号ＮＯＲＭＡＬ、Ｓ
ＩＭＴＥＳＴの真理値表を示す。
【００５１】図９（ａ）中、論理回路の記号は、前述し
た図８中に示した論理回路の記号と同様にあるいは準じ
て示しており、個々の符号の表示を省略する。以下の説
明においても同様である。
【００５２】／ＴＲＤＥＮＢ信号は、ＲＮＡＮＤ、／Ｒ
ＮＡＮＤのデータが確定した時期を見計らって“Ｈ”か
ら“Ｌ”になる同期信号であり、チップ領域内のタイマ
ーにより発生される信号である。図１０は、図９中のＲ
Ｄ、／ＲＤ信号を受けて出力データＤｏｕｔを出力する
出力バッファ回路の一例を示す。ここで、ＥＮＢＬは出
力イネーブル信号である。図１１は、図８のリードマル
チプレクサからＴＲＤｉ、／ＴＲＤｉ信号を受けてＲＤ
ｉ、／ＲＤｉ信号を出力する回路の一例を示す。ここ
で、１１０…はＣＭＯＳクロックドインバータ、ＭＲＤ
ＥＱは図８の説明で述べたようにデータを取り込む前に
一時的に“Ｈ”になる信号である。
【００５３】図１１の回路は、４個の１６Ｍアレーに対
応する４対のＴＲＤｉ、／ＴＲＤｉ信号（ｉ＝０、１、
２、３）がそれぞれ対応して入力する４セット分設けら
れており、４セットの回路からＲＤｉ、／ＲＤｉ信号を
出力する。
【００５４】図１２は、図１１の回路からのＲＤｉ、／
ＲＤｉ信号を受けてＤＳＴｉ信号を出力する出力バッフ
ァ回路の一例を示しており、図１１の回路に対応して４
セット分設けられている。次に、図９乃至図１２の回路
の動作を説明する。
【００５５】通常モードでは、図９中のＮＯＲＭＡＬ＝
“Ｈ”、ＳＩＭＴＥＳＴ＝“Ｌ”であり、ＲＮＡＮＤ、
／ＲＮＡＮＤ信号がノアゲート９１…で反転されてＲ
Ｄ、／ＲＤ信号として出力し、図１０の出力バッファ回
路に入力する。
【００５６】この場合、選択されたＲＷＤ線が“Ｈ”、
／ＲＷＤ線が“Ｌ”の場合は、ＲＮＡＮＤ＝“Ｌ”、／
ＲＮＡＮＤ＝“Ｈ”となるので、ＲＤ＝“Ｈ”、／ＲＤ
＝“Ｌ”となり、Ｄｏｕｔは‘１’となる。上記とは逆
に、選択されたＲＷＤ線が“Ｌ”、／ＲＷＤ線が“Ｈ”
であれば、Ｄｏｕｔは‘０’となる。
【００５７】これに対して、パッケージテスト（パッケ
ージに封入した後で行うテストであり、図１５中に示し
た選別テストもこれに相当する。）では、ＮＯＲＭＡＬ
＝“Ｌ”、ＳＩＭＴＥＳＴ＝“Ｈ”である。
【００５８】この場合、エラーがなければ、ＲＮＡＮＤ
と／ＲＮＡＮＤが相補信号になり、ＲＤ＝“Ｈ”、／Ｒ
Ｄ＝“Ｌ”となり、Ｄｏｕｔは‘１’となる。即ち、３
２本のＲＷＤ線が全て“Ｈ”、３２本の／ＲＷＤ線が全
て“Ｌ”の場合には、ＲＮＡＮＤ＝“Ｌ”、／ＲＮＡＮ
Ｄ＝“Ｈ”となり、ＲＤ＝“Ｈ”、／ＲＤ＝“Ｌ”とな
る。同様に、３２本のＲＷＤ線が全て“Ｌ”、３２本の
／ＲＷＤ線が全て“Ｈ”の場合には、ＲＮＡＮＤ＝
“Ｈ”、／ＲＮＡＮＤ＝“Ｌ”となり、ＲＤ＝“Ｈ”、
／ＲＤ＝“Ｌ”となる。
【００５９】上記とは逆に、エラーが少なくとも一個あ
れば（３２本のＲＷＤ線、／ＲＷＤ線に“Ｌ”と“Ｈ”
が混在していれば）、ＲＮＡＮＤ＝“Ｈ”、／ＲＮＡＮ
Ｄ＝“Ｈ”になり、ＲＤ＝“Ｌ”、／ＲＤ＝“Ｈ”にな
り、Ｄｏｕｔは‘０’となる。但し、書込まれた同一デ
ータ（この例では８×４＝３２ビット）が全てエラーと
なって全データが反転してしまった場合は、本当はエラ
ーであるがＤｏｕｔは‘１’となるので、エラーなしの
誤判断をしてしまうが、このようなことが起こる確率は
非常に小さく、実際上問題ないと考えられる。上記した
ような動作により、同一データを書き込んだ時に、それ
らが揃っているか、否かの判定が可能となる。
【００６０】一方、ウエハ状態で行うダイソートテスト
では、ＮＯＲＭＡＬ＝“Ｌ”、ＳＩＭＴＥＳＴ＝“Ｌ”
となるので、ＲＤ＝“Ｈ”、／ＲＤ＝“Ｈ”となり、こ
のＲＤ、／ＲＤがゲートに入力している図１０中のＰＭ
ＯＳトランジスタ１０１、１０２はカットオフする。こ
れにより、図１０の出力バッファ回路の最終段出力ドラ
イバは、ＰＭＯＳトランジスタ１０３、ＮＭＯＳトラン
ジスタ１０４が共にオフになり、Ｄｏｕｔは高インピー
ダンス状態（ＨｉＺ）である。
【００６１】この時、図１１の回路（４セットある）に
は、４個の１６Ｍアレーに対応する４対のＴＲＤｉ、／
ＴＲＤｉ信号（ｉ＝０、１、２、３）がそれぞれ対応し
て入力し、各１６Ｍアレーに対応する８ビットの読み出
し結果毎に一致／不一致の判断を別々に行い、それぞれ
ＲＤｉ、／ＲＤｉ信号を出力する。
【００６２】このＲＤｉ、／ＲＤｉ信号はそれぞれ対応
する図１２の出力バッファ回路（４セットある）に入力
され、最終的に、各１６Ｍアレーでのテスト結果として
ＤＳＴｉ（ｉ＝０、１、２、３）を４個のパッドへ出力
する。図１３は、図９、図１１中のＳＩＭＴＥＳＴ、Ｎ
ＯＲＭＡＬ、／ＲＤＴＥＳＴ信号の発生回路の一例を示
す。
【００６３】ウエハ状態でプレダイソートする時には、
試験用プローブの針をパッド１３０に接触させて接地電
位ＶSSを印加する。このパッド１３０は、駆動能力が小
さいノーマリーオン型のＰＭＯＳトランジスタ１３１に
より電源電位ＶCCにプルアップされているが、外部から
強制的に接地すると、／ＲＤＴＥＳＴが低電位（ＶSS）
になる。それと共に、ＳＩＭＴＥＳＴ、ＮＯＲＭＡＬは
共に低電位に落ちる。これによって、前述したダーソー
トテストモードが起動される。
【００６４】一方、パッケージに封入する時には、パッ
ド１３０はボンディングせずにフローティング状態にし
ておくことにより、／ＲＤＴＥＳＴは高レベルにプルア
ップされた状態を保つので、ダイソートテストモードは
起動されることがない。
【００６５】但し、別の回路（図示せず）でパッケージ
テストモードが起動されると、ＰＢＴＥＳＴ信号が高レ
ベルになり、ＳＩＭＴＥＳＴが高レベル、ＮＯＲＭＡＬ
が低レベルになり、従来の３２ビット並列ビットテスト
モードにエントリーする。勿論、ＰＢＴＥＳＴが低レベ
ルであれば、通常のアクセスモードのままである。図１
４は、図１に示した６４Ｍ×１ビット構成のＤＲＡＭの
リダンダンシー構成の一例を示す。図１４において、４
個の１６Ｍアレー１１…のそれぞれは独立に予備ロー１
１２…および予備カラム１１３…で救済できるようにな
っている。
【００６６】即ち、各１６Ｍアレー１１…において、ｎ
＝０〜７のＬ、Ｒの各ブロック１１１…に２本の予備ロ
ー１１２…が配置されており、かつ、各１６Ｍアレー１
１…に１本の予備カラム１１３が配置されている。
【００６７】予備ロー１１２…は、各ブロックに２本
（セルアレー内の相補的なビット線対ＢＬｉ、／ＢＬｉ
のうちのＢＬｉ側に接続するセルと／ＢＬｉ側に接続す
るセルに対応する）あるが、実際は同一のｎに属する
Ｌ、Ｒのブロックの合計４本の予備ロー１１２…は独立
ではなく、このブロック内に不良ローが一本あれば、４
本の予備ローに置き替わるように設計されている。しか
し、この置き換え単位に関しては、上記したような方式
でなくても本発明の本質には何等影響を及ぼさない。
【００６８】また、前記予備カラム１１３は同じ１６Ｍ
アレーに属する１６個のブロック１１１…に共通に配置
されているが、各ブロック毎に独立して不良カラムを救
済できるような回路構成になっている。この方式に関し
ては本願出願人の出願に係る特願平４−６４９７９号に
詳しく説明されており、ここでは詳細な説明は省く。し
かし、この置き換え単位に関しても、上記したような方
式でなくても本発明の本質には何等影響を及ぼさない。
本発明に本質的なことは、１６Ｍアレー毎に独立に予備
ローと予備カラムが配置されている点である。
【００６９】このような構成により、プレダイソートテ
ストで６４ＭＤＲＡＭ全体でのテスト結果を縮約して出
力する場合には、１６Ｍアレー毎の不良情報を得られ
ず、リダンダンシーで置き換えることが不可能である
が、本発明で開示するように、テスト結果の縮約を１６
Ｍアレー毎の縮約とし、１６Ｍアレー単位で不良情報を
出力すれば、その情報を基にリダンダンシー置き換えの
ヒューズブロー工程において正しく置き換えが可能とな
る。
【００７０】即ち、例えば図４中に丸印をつけた８ビッ
トのセルがプレダイソートのテストモードで同時にテス
トされるものとすると、予備ローの置き換え情報（１本
のワード線全体を置き換える）および予備カラムの置き
換え情報（１本のカラム選択線全体を置き換える）を正
しく得ることができる。
【００７１】勿論、予備カラムに関して６４Ｍビット全
体で独立なものが１本の方式の場合は、３２ビットの縮
約テストモードでもリダンダンシー情報が得られるが、
この方式はリダンダンシー救済効率を著しく低下させる
ので好ましくない。
【００７２】従って、従来のＤＲＡＭのプレダイソート
では、１ビットずつのノーマルなアクセスを行ってリダ
ンダンシー情報を得ていたのに対して、本発明を適用し
たＤＲＡＭのプレダイソートでは、テスト時間を１／８
に短縮できる。
【００７３】上述したように、本実施例のＤＲＡＭによ
れば、パッケージに封入された後のテストはチップ領域
全体で多くのビットの縮約を行いテスト時間を大幅に短
縮できるが、ウエハ状態でのプレダイソートテストにお
いては、パッケージ封入後のテストのようには時間を短
縮をすることができないが、リダンダンシー置き換えの
単位以内の読み出しデータを縮約して、リダンダンシー
情報をも今までよりも短時間で得ることができる。
【００７４】
【発明の効果】上述したように本発明の半導体メモリに
よれば、セルアレー毎のリダンダンシー情報の出力およ
び複数ビットの並列テストが可能なプレダイソート用の
特別のテストモードを搭載することができる。
【図面の簡単な説明】
【図１】本発明の並列ビットテストモード内蔵半導体メ
モリの一実施例に係る６４Ｍワード×１ビット構成の６
４ＭＤＲＡＭのセルアレー構成を示す図。
【図２】図１中の１６Ｍアレーの１個を取り出して詳細
に示す回路図。
【図３】図２中の１Ｍブロックの１組分に対応するＤＱ
バッファおよびＤＱ線対を取り出して詳細に示す回路
図。
【図４】図３中のｎ＝２、Ｌの１Ｍブロックの一部を拡
大して示す回路図。
【図５】図３中の左右の１Ｍブロックで共有されている
ＤＱバッファへのデータ接続を可能にするスイッチ回路
の一例を示す回路図。
【図６】図３中のＤＱバッファの一例を示す図。
【図７】図６のＤＱバッファの制御信号の一例を示す動
作波形図。
【図８】図１中のリードマルチプレクサの一例を示す回
路図。
【図９】図８中のＲＮＡＮＤ、／ＲＮＡＮＤ信号を受け
てＲＤ、／ＲＤ信号を出力する回路の一例を示す回路図
および真理値を示す図。
【図１０】図９の回路からのＲＤ、／ＲＤ信号を受けて
Ｄｏｕｔを出力する出力バッファ回路の一例を示す回路
図。
【図１１】図８のリードマルチプレクサからＴＲＤｉ、
／ＴＲＤｉ信号を受けてＲＤｉ、／ＲＤｉ信号を出力す
る回路の一例を示す回路図。
【図１２】図１１の回路からのＲＤｉ、／ＲＤｉ信号を
受けてＤＳＴｉ信号を出力する出力バッファ回路の一例
を示す回路図。
【図１３】図９および図１１中のＳＩＭＴＥＳＴ、ＮＯ
ＲＭＡＬ、／ＲＤＴＥＳＴ信号の発生回路の一例を示す
回路図。
【図１４】本実施例の６４Ｍ×１ビット構成のＤＲＡＭ
のリダンダンシー構成の一例を示す図。
【図１５】ＤＲＡＭの出荷前のテスト工程の一例を示す
フローチャート。
【符号の説明】
１１…１６Ｍアレー、１１１…１Ｍブロック、１１２…
予備ロー、１１３…予備カラム、１２…ローデコーダ、
１３…カラムデコーダ、１４…リードマルチプレクサ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ領域上に形成され、複数個
    に分割されたメモリセルアレーを有し、各メモリセルア
    レー毎に独立に予備ローあるいは予備カラムによる救済
    が可能なリダンダンシー機能を有するメモリ回路と、 上記メモリ回路に備えられ、前記半導体チップ領域がパ
    ッケージに封入された状態あるいはウエハ状態の時に指
    定される第１の並列ビットテストモードにおいて、上記
    メモリ回路におけるメモリセルの複数ビットに同一デー
    タを書込み、上記複数ビットのデータを同時に読み出し
    て各データが一致しているか不一致かを判別することに
    より複数ビットの並列テストを行う第１のテスト回路
    と、 前記メモリ回路に備えられ、前記半導体チップ領域がウ
    エハ状態の時に指定される第２の並列ビットテストモー
    ドにおいて、前記第１の並列ビットテストモードにおけ
    る読み出しデータの縮約ビット数よりも少ないビット数
    の縮約度で前記メモリ回路におけるメモリセルの複数ビ
    ットの並列テストを行う第２のテスト回路とを具備し、
    上記第２の並列ビットテストモードで縮約されるビット
    はリダンダンシーの置き換え単位に含まれていることを
    特徴とする並列ビットテストモード内蔵半導体メモリ。
  2. 【請求項２】 請求項１記載の並列ビットテストモード
    内蔵半導体メモリにおいて、 前記第２の並列ビットテストモードは、半導体チップ領
    域がウエハ状態の時にウエハ上の所定のパッドに所定の
    電圧が印加されることにより指定されることを特徴とす
    る並列ビットテストモード内蔵半導体メモリ。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5881078A (en) * 1996-12-13 1999-03-09 Hitachi, Ltd. Logic circuit having error detection function and processor including the logic circuit
JP2001006394A (ja) * 1999-05-17 2001-01-12 Infineon Technol North America Corp 半導体メモリチップおよびｄｒａｍメモリチップ
KR100286491B1 (ko) * 1996-10-02 2001-04-16 니시무로 타이죠 반도체장치와 반도체장치의 검사방법 및 반도체장치의 검사장치
KR100322525B1 (ko) * 1998-03-23 2002-06-22 윤종용 출력드라이버를공유하는병렬비트테스트회로및이를이용한병렬비트테스트방법
KR100464436B1 (ko) * 2002-11-20 2004-12-31 삼성전자주식회사 병렬비트 테스트시 데이터 입출력 포맷을 변환하는 회로및 방법
KR100520217B1 (ko) * 1999-02-03 2005-10-12 삼성전자주식회사 패러럴 비트 테스트 기능을 갖는 반도체 메모리 장치
KR100827282B1 (ko) * 2005-06-06 2008-05-07 인터내셔널 비지네스 머신즈 코포레이션 ｅ-퓨우즈의 단일 뱅크를 사용하여 다단계 테스트로부터의테스트 데이터를 연속적으로 저장하는 장치 및 방법
US9147500B2 (en) 2012-07-18 2015-09-29 Samsung Electronics Co., Ltd. Semiconductor memory device having resistive memory cells and method of testing the same

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0669620B1 (en) * 1994-02-25 2001-10-24 Kabushiki Kaisha Toshiba Multiplexer
WO1995030227A1 (en) * 1994-04-29 1995-11-09 Texas Instruments Incorporated A method and apparatus for testing a memory circuit with parallel block write operation
DE19607724A1 (de) * 1996-02-29 1997-09-04 Siemens Ag Schaltungsanordnung für einen programmierbaren nichtflüchtigen Speicher
US5781486A (en) * 1996-04-16 1998-07-14 Micron Technology Corporation Apparatus for testing redundant elements in a packaged semiconductor memory device
US5706292A (en) 1996-04-25 1998-01-06 Micron Technology, Inc. Layout for a semiconductor memory device having redundant elements
US5734617A (en) * 1996-08-01 1998-03-31 Micron Technology Corporation Shared pull-up and selection circuitry for programmable cells such as antifuse cells
US6104209A (en) 1998-08-27 2000-08-15 Micron Technology, Inc. Low skew differential receiver with disable feature
KR100269319B1 (ko) * 1997-12-29 2000-10-16 윤종용 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법
US6212482B1 (en) 1998-03-06 2001-04-03 Micron Technology, Inc. Circuit and method for specifying performance parameters in integrated circuits
US6452845B1 (en) 1999-01-07 2002-09-17 Micron Technology, Inc. Apparatus for testing redundant elements in a packaged semiconductor memory device
KR100402103B1 (ko) * 2001-09-20 2003-10-17 주식회사 하이닉스반도체 웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로
US6915467B2 (en) * 2001-12-11 2005-07-05 International Business Machines Corporation System and method for testing a column redundancy of an integrated circuit memory
US6700142B1 (en) 2001-12-31 2004-03-02 Hyperchip Inc. Semiconductor wafer on which is fabricated an integrated circuit including an array of discrete functional modules
US20030212935A1 (en) * 2002-05-09 2003-11-13 Roark Rodney W. Circuit and method for accelerating the test time of a serial access memory device
JP2004079072A (ja) * 2002-08-16 2004-03-11 Oki Electric Ind Co Ltd 半導体記憶装置のテスト方法及び半導体記憶装置
US7003704B2 (en) * 2002-11-12 2006-02-21 International Business Machines Corporation Two-dimensional redundancy calculation
KR100541048B1 (ko) * 2003-06-16 2006-01-11 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
KR100535251B1 (ko) * 2004-06-12 2005-12-08 삼성전자주식회사 내부 데이터 확인이 가능한 반도체 메모리 장치 내부의병렬 비트 테스트 회로 및 이를 이용한 병렬 비트 테스트방법.
US20070109888A1 (en) * 2005-11-14 2007-05-17 Ronald Baker Integrated circuit with test circuit
KR101468026B1 (ko) * 2007-05-14 2014-12-02 삼성전자주식회사 메모리 셀 프로그래밍 방법 및 반도체 장치
US10522206B2 (en) * 2017-04-06 2019-12-31 SK Hynix Inc. Semiconductor device and system
KR20220048735A (ko) 2020-10-13 2022-04-20 삼성전자주식회사 테스트 시간을 줄이는 메모리 장치의 테스트 방법, 메모리 빌트-인 셀프 테스트(mbist) 회로 및 메모리 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4611299A (en) * 1982-02-22 1986-09-09 Hitachi, Ltd. Monolithic storage device
JPS60115099A (ja) * 1983-11-25 1985-06-21 Fujitsu Ltd 半導体記憶装置
JPS62293598A (ja) * 1986-06-12 1987-12-21 Toshiba Corp 半導体記憶装置
DE3774369D1 (de) * 1986-08-22 1991-12-12 Fujitsu Ltd Halbleiter-speicheranordnung.
DE3751002T2 (de) * 1986-10-20 1995-10-05 Nippon Telegraph & Telephone Halbleiterspeicher.
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor
GB2222461B (en) * 1988-08-30 1993-05-19 Mitsubishi Electric Corp On chip testing of semiconductor memory devices
KR920001082B1 (ko) * 1989-06-13 1992-02-01 삼성전자 주식회사 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로
JP3112019B2 (ja) * 1989-12-08 2000-11-27 株式会社日立製作所 半導体装置
US5264743A (en) * 1989-12-08 1993-11-23 Hitachi, Ltd. Semiconductor memory operating with low supply voltage
US5301155A (en) * 1990-03-20 1994-04-05 Mitsubishi Denki Kabushiki Kaisha Multiblock semiconduction storage device including simultaneous operation of a plurality of block defect determination circuits
ATE104465T1 (de) * 1990-05-10 1994-04-15 Siemens Ag Integrierter halbleiterspeicher mit paralleltestmoeglichkeit und redundanzverfahren.
US5265100A (en) * 1990-07-13 1993-11-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved test mode
JPH04362592A (ja) * 1991-06-08 1992-12-15 Hitachi Ltd 半導体記憶装置
JP2812004B2 (ja) * 1991-06-27 1998-10-15 日本電気株式会社 スタティック型ランダムアクセスメモリ装置
KR950001293B1 (ko) * 1992-04-22 1995-02-15 삼성전자주식회사 반도체 메모리칩의 병렬테스트 회로

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100286491B1 (ko) * 1996-10-02 2001-04-16 니시무로 타이죠 반도체장치와 반도체장치의 검사방법 및 반도체장치의 검사장치
US5881078A (en) * 1996-12-13 1999-03-09 Hitachi, Ltd. Logic circuit having error detection function and processor including the logic circuit
KR100322525B1 (ko) * 1998-03-23 2002-06-22 윤종용 출력드라이버를공유하는병렬비트테스트회로및이를이용한병렬비트테스트방법
US6442717B1 (en) 1998-03-23 2002-08-27 Samsung Electronics Co., Ltd. Parallel bit testing circuits and methods for integrated circuit memory devices including shared test drivers
KR100520217B1 (ko) * 1999-02-03 2005-10-12 삼성전자주식회사 패러럴 비트 테스트 기능을 갖는 반도체 메모리 장치
JP2001006394A (ja) * 1999-05-17 2001-01-12 Infineon Technol North America Corp 半導体メモリチップおよびｄｒａｍメモリチップ
KR100464436B1 (ko) * 2002-11-20 2004-12-31 삼성전자주식회사 병렬비트 테스트시 데이터 입출력 포맷을 변환하는 회로및 방법
KR100827282B1 (ko) * 2005-06-06 2008-05-07 인터내셔널 비지네스 머신즈 코포레이션 ｅ-퓨우즈의 단일 뱅크를 사용하여 다단계 테스트로부터의테스트 데이터를 연속적으로 저장하는 장치 및 방법
US9147500B2 (en) 2012-07-18 2015-09-29 Samsung Electronics Co., Ltd. Semiconductor memory device having resistive memory cells and method of testing the same

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