JPS61107448A - メモリ・システム - Google Patents

メモリ・システム

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JPS61107448A
JPS61107448A JP60201903A JP20190385A JPS61107448A JP S61107448 A JPS61107448 A JP S61107448A JP 60201903 A JP60201903 A JP 60201903A JP 20190385 A JP20190385 A JP 20190385A JP S61107448 A JPS61107448 A JP S61107448A
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JP60201903A
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ジヨン・エドワード・アンダーソン
ロバート・ロイド・ベリ
ケネス・ハワード・クリステイ
デニス・ジヨン・シー
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
    • G06F16/90—Details of database functions independent of the retrieved data types
    • G06F16/903—Querying
    • G06F16/90335—Query processing
    • G06F16/90339—Query processing by using parallel associative memories or content-addressable memories

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  • Engineering & Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はメモリ・システム、特に、キャッシュ・メモリ
を有するデータ処理システムで用いるためのディレクト
リ（登録簿）メモリ・システムに関し、更に詳細にいえ
ば、書込み／比較、読取り／比較、比較／バイパス、書
込み／バイパス、または書込み／比較／バイパスの動作
を同時に行なうことができる。モノリシック集積回路で
形成されるディレクトリ・メモリ・システムに関する。
Ｂ、開示の概要 複数の再構成可能なメモリ・セル・サブアレイを含み、
そして書込み／比較、読取り／比較、比較／バイパス、
書込み／バイパス、または書込み／比較／バイパスの動
作を同時に行なうことができるディレクトリ・メモリ・
システムについて開示する。このシステムは単一の集積
回路チップで製造でき、サブアレイにデータを選択的に
書込むための回路を含む。サブアレイからの出力データ
は、サブアレイのデータを比較入力データのバイトと比
較するためのデータ比較論理回路に接続されると共に、
サブアレイのデータを出力バスに選択的に置くためのビ
ット選択論理回路に接続される。バイパス選択回路によ
って、サブアレイのデータまたは１バイトの比較入力デ
ータがメモリ・システムのデータ出力ボートから構成さ
れる装置実施例では、２バイトの比較入力データが各サ
ブアレイからの選択された１データ・バイトと同時に比
較され、比較動作の間に比較入力データの１バイトがデ
ータ出力ポートへバイパスされる。また、比較または比
較／バイパスの動作を同時に行ないながらサブアレイに
書込むことができる。
Ｃ０従来技術 ディレクトリ・メモリ・システム、特に単一の集積回路
チップで製造したディレクトリ・メモリ・システムは高
速のデータ処理システムでますます使用されている。こ
のようなディレクトリ・メモリ・システムの一例は米国
特許第４２１９８８３号に示されている。このようなメ
モリ・システムはデータ処理システム内で種々の異なっ
た機能を行なうのに有利に使用できる。−例はキャッシ
ュ・メモリにおける使用である。キャッシュ・メモリは
低速なメイン・メモリと中央処理装置との間に置かれる
小形で高速なメモリである。ディレクトリ・メモリのも
う１つの用途は″トレース″システム、すなわちデータ
処理装置で最近用いられたデータを所定量記憶しておき
、これを調べてデータ処理システムにおける誤りを見つ
け出すシステムにおける使用である。勿論、他の種々の
用途も可能である。
ディレクトリ・メモリ・システムは一般に、一時的記憶
のために入力データをメモリ・ブロックに書込む機能、
メモリ・ブロックから出力データ・バスへデータを読取
る機能、メモリ・ブロックに記憶されたデータの指定部
分を比較データと比較する機能、およびある状態のとき
に比較データを出力データ・バスへバイパスする機能を
持つべきである。メモリ・ブロックのアレイを複数のサ
ブアレイに分割し、サブアレイを個々にまたは種々の組
合わせでアドレスできるようにすれば、ディレクトリ・
メモリの性能を更に向上させることができる。
メイン・メモリとキャッシュ・メモリに関連す　　　　
□るアドレスを記憶し比較するディレクトリ・メモリで
、メモリ・アレイを複数のサブアレイに分割することは
知られている。典型的なシステムは米国特許第３６８５
０２０号、同第３７２３９７６号、同第３７６１８８１
号、同第４０４４３３８号、同第４１３６３８５号、お
よび同第４３３２０１０号に示されている。書込みある
いは読取りで再構成可能な複数のサブアレイを有するメ
モリシステムも知られており、米国特許第３７８７８１
７号、同第３８００２８９号、同第３９５８２２２号、
同第４０８７８５３号、同第４２２２１１２号、および
同第４２４１４２５号に示されている。
また、複数の動作を同時に行なう事ができるメモリ・シ
ステムも知られており、米国特許第３４７１８３８号、
同第３７６１８９８号、同第４０７０６５７号に示され
ている。米国特許第４０７５６８６号及び同第４２５８
９０７号はバイパス機能を行なうキャッシュ・メモリを
示している。
Ｄ１発明が解決しようとする問題点 いくつかの従来のディレクトリ・メモリ・システムは複
数の動作を同時に行なうことができるが、これらは比較
、／読取り／書込み、あるいは書込み／バイパス動作に
限られており、種々の動作を完了するには多数のメモリ
・サイクルまたは制御サイクルを必要とするため、この
機能の制限は非常に不利である。したがって１種々の動
作組合わせを同時に行なうことができるならば、データ
処理システムの全体の処理速度を、大幅に改善できる。
したがって、本発明の目的は種々の組合わせの動作を同
時に行なうことができるディレクトリ・メモリ・システ
ムを提゛供することである。
他の目的は単一の集積回路で製造でき、複数の再構成可
能なサブアレイを有する上記のようなディレクトリ・メ
モリ・システムを提供することである。
Ｅ０問題点を解決するための手段 本発明のメモリ・システムは、メモリ・セルのアレイと
、上記アレイの選択されたセルの内容を感知するための
センス・アンプ手段と、上記センス・アンプ手段に接続
され、上記選択されたセルの内容を比較入力データと比
較するための比較論理手段と、上記センス・アンプ手段
の出力および上記比較入力データを選択的に出力するた
めのデータ出力手段と、を有するメモリ・システムを有
する。
Ｆ、実施例 第１Ａ図および第１Ｂ図は本発明の一実施例によるディ
レクトリ・メモリ・システムのブロック図である。この
メモリ・システムは４つのサブアレイ５ＵＢＯ〜５ＵＢ
３に分割されたメモリ・セル・アレイで形成されたメモ
リ・ブロックを含み、各サブアレイは３２行（０〜３１
）および９列（Ｏ〜８）を有する。各サブアレイはこの
場合３２個の９ビツト・ワードを記憶することができる
。
勿論この構成は例示のためのものであって、本発明は素
子の数、構成を変えれば他のメモリ・アレイ構成にも適
用できる。
各サブアレイの入力にはビット・ドライバＢＤＯ〜ＢＤ
３が接続されている。ビット・ドライバはバッファとし
て働き、各サブアレイへ個別にあるいは種々の組合わせ
でデータを入力することができる。ビット・ドライバＢ
ＤＯ−ＢＤ３は書込みクロック１０との組合わせで書込
み選択信号ＷＳＯ〜ＷＳ３によって付勢される。書込み
クロック１０は読取−リ／書込み信号によって付勢され
、この信号が論理Ｏのとき、選択されたビット・ドライ
バＢＤＯ−ＢＤ３を介して入力データをサブアレイ５Ｕ
ＢＯ〜５ＵＢ３ヘゲートすることかできる。読取／書込
み信号が論理１のとき、メモリ・システムは読取りモー
ドにある。アレイ入力データは９つの書込みデータ入力
回路ＷＤＥＯ−ＷＤＥ８の入力に与えられる。書込みデ
ータ入力回路の出力はビット・ドライバＢＤＯ−ＢＤ３
の入力に接続される。アレイ入力データをビット・ドラ
イバＢＤＯ〜ＢＤ３へ与えるフォーマットあるいは様式
は、各書込みデータ入力回路ＷＤＩＯ−ＷＤＩ８に接続
されたモード論理回路１２へ与えられるモード選択信号
によって制御される。この構成の場合アレイ入力データ
は２つの９ビツト・バ１イトＤＩＡおよびＤＩＢとして
構成されている。
アレイ入力データの各バイトのビットは対応する書込み
データ入力回路の入力へ接続される。例えば、各バイト
の第１のビットＤＩＡＯおよびＤＩＢＯはＷＤＩＯに接
続され、第２のビットＤＩＡ１およびＩ）ＩＢＩはＷＤ
ＩＩに接続され、以下同様である。各書込みデータ入力
回路は２つの出力ＡおよびＢを有し、出力Ａはビット・
ドライバＢＤＯ１ＢＤ１に接続され、出力Ｂはビット・
ドライバＢＤ２、ＢＤ３に接続される。これにより、後
述するように、アレイ入力データを、１２８×９．６４
Ｘ１８．または３２Ｘ　（２ｘ１８）の編成でサブアレ
イ５ＵＢＯ〜５ＵＢ３に書込むことができる。書込みデ
ータ入力回路としては、特願昭６０−６０４８号に示さ
れているものを有利に使用しつる。
各サブアレイ５ＵＢＯ〜５ＵＢ３の３２行は各サブアレ
イに並列に接続されたワード・アドレス・デコーダ１４
によって選択され、４つのサブアレイの同じ行が同時に
アドレスされる。行選択情報は５ビツトのワード・アド
レス信号に含まれている。ワード・アドレスの５ビツト
ＷＡ２〜ＷＡ６はワード・アドレス・デコーダ１４に接
続されたアドレス受信回路１６に与えられる。適当なワ
ード・アドレス方式および関連回路は米国特許第４４６
０９８４号に示されている。
サブアレイ５ＵＢＯ−ＳＵＢ４の出力は読取り動作期間
に、選択されたメモリ・セルの内容を判定するセンス・
アンプ回路５ＡＯ−ＳＡ３にそれぞれ接続される。５Ａ
Ｏ−３Ａ３の出力はビット選択論理回路ＢＳＯ〜ＢＳ３
、比較論理回路ＣＬ１０〜ＣＬ１３、比較論理回路ＣＬ
２０−ＣＬ２３の入力に接続される。ＳＡＯはＢＳＯ，
ＣＬＩＯ１ＣＬ２０に接続され、ＳＡＩはＢＳｌ、ＣＬ
ｌｌ、ＣＬ２１に接続され、ＳＡ２はＢＳ２、ＣＬ１２
、ＣＬ２２に接続され、ＳＡ３はＢＳ３、ＣＬ１３、Ｃ
Ｌ２３に接続される。したがってサブアレイからの選択
された９ビツト・ワードは対応するセンスアンプの出力
に現われると同時に、対応するビット選択論理回路およ
び２つの比較論理回路の入力に現われる。
各ビット選択論理回路ＢＳＯ〜ＢＳ３は読取りバイト・
デコーダ１８に接続された付勢入力を有し、ＢＳＯ〜Ｂ
Ｓ３の１つだけが一時に付勢される。読取りバイト・デ
コーダ１８に印加される読取リアドレス信号の２ビツト
ＲＡＯおよびＲＡＩにより、４つのビット選択論理回路
のどれを付勢するかが決められる。読取リアドレス信号
およびワード・アドレス信号はアレイ・ワードの選択と
読取りバイトの選択の両方を与えるように単一の７ビツ
ト・バイトとして組合わせることができる。
ビット選択論理回路Ｂ５０−ＢＳ３の出力はアレイ・デ
ータ出力バス２０を介してアレイ／バイパス・データ出
力回路２２の１組の入力に接続される。アレイ／バイパ
ス回路２２の出力はメモリ・システム・データ出力ポー
トか鵠の９ビツト・データ出力バイトとなる６ 比較論理回路ＣＬＩＯ〜ＣＬ１３のもう１つのデータ入
力には第１の比較データ入力回路ＣＤ１１の９ビツト出
力が接続され、同様に、比較論理回路ＣＬ２０〜ＣＬ２
３のもう１つのデータ入力には第２の比較データ入力回
路ＣＤＩ２の９ビツト出力が接続される。ＣＤＩＩの入
力は９ビツト（ＣＩＩＯ〜Ｃ１１８）の比較データ・バ
イト１であり、ＣＤＩ２の入力は９ビツト（ＣＩ２０〜
Ｃｌ２８）の比較データ・バイト２である。各比較論理
回路の出力は１ビツトであり、ビット毎の比較で２つの
入力バイトが同じであることがわかったとき論理Ｏにな
る。例えば、ＳＡＯから比較論理ＣＬ、ＩＣ）への第１
の入力バイトが比較データ・バイト１と同じならば、Ｃ
ＬＩＯからの出力は論理Ｏであり、もしこれらの２バイ
トが１以上のビットで異なるならば、ＣＬｌｏからの出
力は論理１である。ＣＬＩＯ〜ＣＬ１３の出力は第１の
比較データ出力回路ＣＤ０１に接続され、ＣＩ２０〜Ｃ
ｌ２８の出力は第２の比較データ出力回路ＣＤＯ２に接
続される。ＣＤ０Ｌの出力は４ビツト（ＣＯ１０〜ＣＯ
１３）の比較出力１であり、これは９ビツトの比較デー
タ・バイト１がサブアレイ５ＵＢＯ−５ＵＢ３の選択さ
れたワードに等しいかどうかを示す。４ビツト（ＣＯ２
０〜ＣＯ２３）の比較出力２は比較データ・バイト２が
サブアレイ５ＵＢＯ−５ＵＢ３の同じ選択されたワード
と等しいかどうかを示す。例えば、比較データ・バイト
１がサブアレイ５ＵＢＯ−８ＵＢ３の４つの選択された
ワードの各々に等しければ、ビットＣ０１０〜Ｃ０１３
はすべて論理Ｏである。しかし、もし比較データ・バイ
ト１がサブアレイ５ＵＢ２の選択されたワードと異なる
ならば、比較出力１の第３のビットＣＯ１２が論理１で
ある。
比較データ入力論理回路ＣＤＩＩの９ビツト出力はアレ
イ／バイパス・データ出力回路２２の第２の組のデータ
入力に接続され、バイパス選択論理回路２４の出力はア
レイ／バイパス回路２２の付勢入力に接続される。バイ
パス信号を受取ったとき、バイパス選択論理回路２４は
アレイ／バイパス回路２２の第２の組のデータ入力すな
わちＣＤＩＩからのデータをアレイ／バイパス回路２２
のデータ出力へ接続する。換言すれば、バイパス信号は
サブアレイ５ＵＢＯ〜５ＵＢ３の１つがらの選択された
ワードの代わりに、９ビツトの比較データ・バイト１を
メモリ・システムのデータ出力ポートに発生させる。例
示実施例では、比較データ・バイト１のみをデータ出力
ポートへバイパスさせるようになっているが、２つの比
較データ・バイト１．２のどちらでも選択的にバイパス
できるように変更しうることは理解されよう。
第２図は書込データ入力回路の１つＷＤＩＯを示してい
る。ＷＤＩＯへのデータ入力はメモリ・システムのデー
タ入力ポートにおける２つの７レイ・データ入力バイト
ＤＩＡおよびＤＩＢの２ビツトＤＩＡＯおよびＤＩＢＯ
である。２つのデータ出力はＡＯとＢＯであり、ＡＯは
ビット・ドライバＢＤＯおよびＢＤＩのビットＯ入力に
接続され、ＢＯはビット・ドライバＢＤ２、ＢＤ３のビ
ット０人力に接続される。ビットＤＩＡＯはＯＲゲート
２６の入力に接続され、その出力はビットＡＯとなる。
ビットＤＩＡＯはＡＮＤゲート２８の一方の入力として
も供給される。ビットＤＩＢ○はＡＮＤゲート３０の一
方の入力として接続される。モード選択回路１２はその
入力にモード選択信号を受取りその出力にディレクトリ
信号およびトレース信号を与える真／補（Ｔ／Ｃ）信号
発生器である。ディレクトリ信号はＡＮＤゲート２８の
他方の入力に接続され、トレース信号はＡＮＤゲート３
０の他方の入力に接続される。ＡＮＤ２８．３０の出力
はＯＲゲート３２の入力に接続され、その出力はビット
ＢＯとなる。
動作において、ディレクトリ・モードのときはモード選
択信号が論理０であり、ディレクトリ信号が論理１．ト
レース信号が論理０である。したがってＡＮＤゲート２
８が付勢され、ＡＮＤゲート３０は付勢されない。その
結果、ビットＤＩＡＯが出力ＡＯおよびＢＯの両方に現
われ、したがってビット・ドライバＢＤＯ−ＢＤ３が付
勢されたときはビットＤＩＡＯが４つのサブアレイ５Ｕ
ＢＯ−５ＵＢ３の全部に書込まれる。トレース・モード
のときはモード選択信号が論理１であり１、・　　　　
　デ４″トリ信号は論理０・　ト′−８信号は論理１で
ある。したがってＡＮＤゲート３０が付勢され、ＡＮＤ
ゲート２８は付勢されない。このときはビットＤＩＡＯ
が出力ＡＯに現われ、出力ＢＯにはビットＤＩＢＯが呪
われる。したがってビットＤＩＡＯはサブアレイ５ＵＢ
Ｏ，５ＵＢＩに書込まれ、ビットＤＩ　ＢＯはサブアレ
イＳＵＢ　２．５ＵＢ３に書込まれる。他の８個の書込
みデータ入力回路ＷＤＩＩ〜ＷＤＩ８はＷＤＩＯと同じ
である。
第３図はセンス・アンプ回路、比較論理回路、および比
較データ入力回路の構成を詳しく示している。簡明化の
ため、サブアレイ５ＵＢＯと関連する回路部分しか示し
ていないが、残りのサブアレイ５ＵＢＩ〜５ＵＢ３と関
連する回路も同様である。センス・アンプＳＡＯは９個
の差動型アンプＯ〜８で形成されている。アンプ０の入
力はサブアレイ５ＵＢＯからのビット０の線であり、ア
ンプ１の入力はサブアレイ５ＵＢＯからのビット１の線
であり、以下同様である。アンプＯの真出力はＯＲゲー
ト３６の一方に接続され、補出力は１ハ ＯＲゲート３４の一方の入力に接続される。ＯＲゲート
３４．３６は比較論理回路ＣＬＩＯの一部を形成する。
アンプＯ〜８の出力はビット選択論理回路ＢＳＯおよび
比較論理回路ＣＬ２０の入力にも接続される。比較デー
タ入力回路ＣＤＩＩは９個の真／補信号発生器Ｔ／ＣＯ
〜Ｔ／Ｃ８で構成されている。Ｔ／ＣＯ〜Ｔ／Ｃ８の入
力は比較データ・バイト１のビットＣＩ　１０〜Ｃ１１
８である。Ｔ／ＧＯの真出力はＯＲゲート３４の他方の
入力に接続され、補出力はＯＲゲート３６の他方の入力
に接続される。○Ｒ３４，３６の出力は反転され、ＣＬ
ＩＯの他のＯＲゲート対の出力と一緒にドツトＯＲ結合
される。このドツトＯＲ機能はＡＮＤ機能とＮＯＲ機能
の組合わせと考えることができる。ドツトＯＲ出力は比
較データ出力回路ＣＤ０１のオフ・チップ・ドライバ３
８に接続される。
動作において、サブアレイ５ＵＢＯからのビット０が論
理１であれば、アンプ０の真出力、補出力はそれぞれ論
理１，０である。比較データ・バイト１のビットＣｌｌ
０も論理１であれば、ＣＤ工１のＴ／ＧＯの真出力が論
理１で、その補出力が論理０である。したがって０Ｒ３
４，３６の出力は共に論理０であり、サブアレイ５ＵＢ
Ｏのワードのビット０と比較データ・バイト１のビット
Ｃｌｌ０　（ビットＯ）が同じであることを示す。
サブアレイのワード・ビットが論理Ｏの場合も結果は同
じである。もしビットが異なるならば、○Ｒ３４または
３６の出力が論理１となり、２つのバイトの間に不一致
状態があることを示す。比較論理回路Ｃ，ＬＩＯのＯＲ
ゲートの組合わせ出力は比較データ出力回路ＣＤ０１の
４個のオフ・チップ・ドライバ０ＣＤ３８の１つに接続
される。０ＣＤ３８の出力は比較出力１のビットＣ０１
０である。要する１こ、もしサブアレイ５ＵＢＯの選択
されたワードの１以上のビットが比較データ・バイト１
の対応ビットと一致しなければ、比較出力１のバイトの
ビットＣ０ＩＯが論理１になる。同様に、もしサブアレ
イ５ＵＢＯのワードの１以上のビットが比較データ・バ
イト２の対応ビットと一致しなければ、比較出力２のバ
イトのビットＣＯ２０が論理１となる。
第４図は読取りバイト・デコーダ１８およびビット選択
論理回路を含む回路部分の構成を示している。読取りバ
イト・デコーダ１８は２つの真／補信号発生器Ｔ／Ｃ４
０，４２で構成され、これらは４つのドツトＯＲ論理回
路４４．４６．４８゜５０に接続される。ドツトＯＲ論
理機能は比較論理動作に関して上述したものと同様であ
る。発生器４０．４２への入力は読取リアドレス・ビッ
トＲＡＯ１ＲＡＩである。この構成では、ビットＲＡＯ
１ＲＡＩの論理レベルに依存して４つのドツトＯＲゲー
ト４４〜５０の１つだけが選択される。
選択されたドツトＯＲゲートの出力が論理０、選択され
ないドツトＯＲゲートの出力が論理１になる。読取りバ
イト・デコーダ１８の４つの出力すなわちドツトＯＲ回
路４４〜４５の出力の各々はビット選択論理回路Ｂ５０
−ＢＳ３の１つに接続される。ドツト○Ｒ４４の出力は
ビット選択論理回路ＢＳＯのＯＲゲート５２の一方の入
力に接続１　　　　　　　され、他方の入力はセンス・
アンプＳＡＯからのビット０に接続される。ＯＲゲート
５２の出力は反転されて、他のビット選択論理回路ＢＳ
Ｉ〜ＢＳ３の同様のＯＲゲートの出力とドツトＯＲ論理
ゲートで組合わされる。このドツトＯＲ論理ゲートはア
レイ・データ出力バス２０の機能を行なうものである。
アレイ・データ出力バス２０からの各ビットはアレイ／
バイパス論理回路２２の選択可能な出力オフ・チップ・
ドライバ０ＣＤ５４（９つのうちの１つを図示）に接続
される。０ＣＤ５４の出力はデータ出力ワードのビット
０である。各ビット選択論理回路Ｂ５０−ＢＳ３には９
個のＯＲゲートがあり、アレイ・データ出力バス２０に
は９個のドツトＯＲ論理ゲートがあり、アレイ／バイパ
ス論理回路２２には９個の選択可能なＯＣＤ論理ゲート
５４がある。アレイ／バイパス論理回路２２の○ＣＤ５
４には、バイパス選択論理回路２４（これは真／補信号
発生器である）および比較データ・バイト１の９ビツト
の各々も接続される。
次に、このメモリ・システムによって得られる論理機能
およびそれらの組合わせについて説明する。
デ止二’２ＪＩｌ；！＝欠 サブアレイ５ＵＢＯ−ＳＵＢ３により形成されたメモリ
・アレイはデータ書込みに際して１２８Ｘ９．６４Ｘ１
８、または３２ｘ　（２ｘ１８）のアレイとして編成で
きる。ディレクトリ・モードの書込み動作では、アレイ
は書込み選択信号ＷＳＯ〜ＷＳ３により１２８Ｘ９とし
て編成される。
書込み選択信号ＷＳＯ〜ＷＳ３はビット・ドライバＢＤ
Ｏ〜ＢＤ３の１つを一時に付勢する。上述したように、
モード選択信号は論理０であり、アレイ・データ入力バ
イトＤＩＡは各書込みサイクル期間に９個の書込みデー
タ入力回路ＷＤＩＯ〜ＷＤＩ８の各々の人出力およびＢ
出力の両方に現われる。
トレース・モードではアレイはモード選択信号を論理１
にセットすることにより６４Ｘ１８ワードに編成される
。このとき、データ入力バイトＤＩＡはＷＤＩＯ〜ＷＤ
Ｉ８の人出力に現われ、バイトＤＩＢはＢ出力に現われ
る。書込み選択信号は対で、すなわちＷＳＯ／ＷＳ　２
およびＷＳＩ／ＷＳ３の対で付勢され、したがって２つ
のサブアレイが同時に書込まれる。４つのサブアレイ５
ＵＢＯ−ＳＵＢ３全体は６４の書込みサイクルで書込ま
れる。
メモリ・アレイを３２　ｘ　（２ｘ　１８）の編成で書
込むことにより、３２の書込みサイクルで、各サブアレ
イの全メモリ・セルを論理１または論理０の状態に置く
ことができる（この動作は″パージ″といねれる）、デ
ータ入力バイトＤＩＡ、ＤＩＲの各ビットは論理Ｏまた
は論理１にセットされ、ＷＤＩＯ〜ＷＤＩ８はモード選
択信号を論理１にセットすることによりトレース・モー
ドに置かれ、書込み選択信号ＷＳＯ−ＷＳ３は４つのビ
ット・ドライバＢＤＯ〜ＢＤ３のすべてを同時に付勢す
る。次に、各書込みサイクル期間に、選択された９ビツ
ト・ワードが各サブアレイ５ＵＢＯ〜５ＵＢ３　（全部
で３６ビツト）へ同時に書込まれる。
データ読取り アレイは、４つのビット選択回路Ｂ５０−ＢＳ３の１つ
を一時に付勢する読取りバイト・デコーダ１８により、
常に１２８Ｘ９の編成で読取られる。選択されたビット
選択回路からの９ビツト・ワードはアレイ・データ出力
バス２０に置かれ、アレイ／バイパス論理回路２２から
メモリ・システム・データ出力ポートへ出力される。
Ｌ二久炭敗 比較入力データの２つの９ビツト・バイト（比較データ
・バイト１および比較データ・バイト２）がメモリ・ア
レイの選択されたワード・データと比較される。ワード
・アドレス・デコーダ１４は４つのサブアレイ５ＵＢＯ
〜５ＵＢ３の各々の１ワードを同時に選択するから、一
時に最大８つの比較を行なうことができ、その結果は２
つの４ビツト・バイト（比較出力１および比較出力２）
と１　　　　　して出力される・一致番よ論理０し０よ
って示される・書゛みまたは　取り／比較 比較入力データの両方のバイトが書込みまたは読取り動
作の期間にメモリ・アレイの選択されたワード・データ
と比較される。読取り／比較動作では、サブアレイの選
択されたアドレスの内容がデータ出力ポートに現われる
。このメモリは、ワード線を付勢したとき４つのビット
・ワードを読取りことができるように構成されているか
ら、書込みのためにワード線を付勢したときも、書込み
が行なわれていない他の３つのサブアレイのデータを感
知して、これらのデータ・バイトを比較データ・バイト
と比較することができる。
データ・バイパス 比較入力データの第１のバイト（比較データ・バイト１
）が、バイパス信号を論理１にセットすることによりメ
モリ・システムのデータ出力ポートに転送される。バイ
パス選択論理回路２４はアレイ／バイパス論理回路２２
を制御し、アレイ・データ出力バス２０をデータ出力ポ
ートから切離して９ビツトの比較データ・バイト１をデ
ータ出力ポートへ直接結合する。　　　　　　　　　　
　　　　　　　′□１崖負７７（仁へん サブアレイ出力データは比較論理回路ＣＬＩＯ〜ＣＬ１
３およびＣ，Ｌ２０−ＣＬ２３に直結されているから、
バイパス動作を行なっている間に同時に、比較入力デー
タの両方のバイト（比較データ・バイト１および比較デ
ータ・バイト２）をサブアレイの選択されたワード・デ
ータと比較することができる。
書゛み／比　／バイパス サブアレイ出力データは常に比較論理回路の入力に現わ
れるから、すなわちセンス・アンプＳＡＯ〜ＳＡ３の出
力は比較論理回路ＣＬＩＯ−ＣＬ１３およびＣＬ２０〜
ＣＬ２３に直結されているから、上記の比較または比較
／バイパス動作をプレイ書込み動作と同時に行なうこと
ができる。
上述したディレクトリ・メモリ・システムは単一のモノ
リシック集積回路で種々の論理機能組合わせを行なうこ
とができる。従来のメモリ・システムは同様の論理機能
組合わせを行なうのに複数の集積回路チップを必要とし
ていた。また、必要とされる回路素子が少ないため、本
発明のメモリシステムを用いるデータ処理システム全体
の速度を高めることができる。本発明のメモリ・システ
ムはサブアレイの数、寸法、比較データ・バイトの数、
あるいはアレイ書込みデータの編成を用途に応じて簡単
に変更できるから非常に融通性がある。
Ｇ１発明の効果 本発明によれば、簡単な構成で、種々の動作組合わせを
同時に行なうことができる。
【図面の簡単な説明】
第１Ａ図および第１Ｂ図は本発明の実施例のメモリ・シ
ステムを示す図、第２図は第１Ａ図および第１Ｂ図のメ
モリ・システムの書込みデータ入力回路を示す図、第３
図は第１Ａ図および第１Ｂ図のメモリ・システムの比較
論理回路の接続関係を示す図、並びに第４図は第１Ａ図
および第１Ｂ図のメモリ・システムの読取りバイト・デ
コーダ・ビット選択論理回路およびバイパス論理回路の
接続関係を示す図である。 第３図 ＃：、較論理＠路 上先＝１−七ヒ９ノペー１−ト４ 鵠ジ反りＪくイトテ”コーグ／し目１４に回路／出力目
蕩シ第４図

Claims (1)

  1. 【特許請求の範囲】 　メモリ・セルのアレイと、 上記アレイの選択されたセルの内容を感知するためのセ
    ンス・アンプ手段と、 上記センス・アンプ手段に接続され、上記選択されたセ
    ルの内容を比較入力データと比較するための比較論理手
    段と、 上記センス・アンプ手段の出力および上記比較入力デー
    タを選択的に出力するためのデータ出力手段と、 を有するメモリ・システム。
JP60201903A 1984-10-30 1985-09-13 メモリ・システム Pending JPS61107448A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/666,580 US4663742A (en) 1984-10-30 1984-10-30 Directory memory system having simultaneous write, compare and bypass capabilites
US666580 1984-10-30

Publications (1)

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JPS61107448A true JPS61107448A (ja) 1986-05-26

Family

ID=24674616

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JP60201903A Pending JPS61107448A (ja) 1984-10-30 1985-09-13 メモリ・システム

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US (1) US4663742A (ja)
EP (1) EP0180022B1 (ja)
JP (1) JPS61107448A (ja)
DE (1) DE3586840T2 (ja)

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