JPH01184860A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01184860A JPH01184860A JP63005614A JP561488A JPH01184860A JP H01184860 A JPH01184860 A JP H01184860A JP 63005614 A JP63005614 A JP 63005614A JP 561488 A JP561488 A JP 561488A JP H01184860 A JPH01184860 A JP H01184860A
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- tape
- lead terminals
- semiconductor device
- lead
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/726—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、半導体装置の製造方法に関し、詳しくは、
フレキシブルな絶縁フィルムをベースとした、いわるテ
ープキャリア方式（ＴＡＢ方式）により半導体を組立て
る半導体装置の製造方法において、接続不良等が発生し
難く、生産効率がよいチップ多段実装タイプのＩＣの製
造方法に関する。
フレキシブルな絶縁フィルムをベースとした、いわるテ
ープキャリア方式（ＴＡＢ方式）により半導体を組立て
る半導体装置の製造方法において、接続不良等が発生し
難く、生産効率がよいチップ多段実装タイプのＩＣの製
造方法に関する。
［従来の技術］
ＲＯＭｌＲＡＭ等の半導体メモリで構成される従来の半
導体装置は、メモリ容量を増加させる場合、複数個のメ
モリチップを搭載することになるが、このとき複数個の
メモリチップ同士は、チップセレクト端子以外はすべて
各々対応する信号端子に共通に接続される。
導体装置は、メモリ容量を増加させる場合、複数個のメ
モリチップを搭載することになるが、このとき複数個の
メモリチップ同士は、チップセレクト端子以外はすべて
各々対応する信号端子に共通に接続される。
そこで、メモリ容量が大きくなるにつれて基板上のメモ
ＩＪ Ｉ Ｃ占有率が大きくなり、小型化が困難となる
上に、配線パターンも複雑となってくる。
ＩＪ Ｉ Ｃ占有率が大きくなり、小型化が困難となる
上に、配線パターンも複雑となってくる。
その結果、同一の占有エリアでメモリ容量を増加させる
ためにメモリチップを積層する多段実装が行われる。
ためにメモリチップを積層する多段実装が行われる。
ＴＡＢ方式のメモＵ Ｉ Ｃを用いて多段実装する方法
としては、例えば、第６図のようなプロセスを経て行わ
れる。すなわち、テープキャリアされたメモリＩＣをス
テップ１００でパンチング・フォーミングして、余分な
チップセレクト端子（Ｃ８端子）を切断する。これと並
行してステップ１０１でも、同様にテープキャリアされ
たメモリＩＣをパンチング・フォーミングして、余分な
Ｃ８端子を切断する。このようにして複数のメモリＩＣ
素子をあらかじめ切出してお（。
としては、例えば、第６図のようなプロセスを経て行わ
れる。すなわち、テープキャリアされたメモリＩＣをス
テップ１００でパンチング・フォーミングして、余分な
チップセレクト端子（Ｃ８端子）を切断する。これと並
行してステップ１０１でも、同様にテープキャリアされ
たメモリＩＣをパンチング・フォーミングして、余分な
Ｃ８端子を切断する。このようにして複数のメモリＩＣ
素子をあらかじめ切出してお（。
これらとは別に、ステップ１０２でプリント基板にクリ
ームはんだ（クリームハンダ）を塗り付けるクリームハ
ンダ印刷を行い、次にステップ１０３において、先のス
テップ１００で得たメモリＩＣを基板側に持って来て、
そのリード端子と基板端子との位置合わせさせをしく位
置合わせ（１））、ステップ１０４で基板に搭載する。
ームはんだ（クリームハンダ）を塗り付けるクリームハ
ンダ印刷を行い、次にステップ１０３において、先のス
テップ１００で得たメモリＩＣを基板側に持って来て、
そのリード端子と基板端子との位置合わせさせをしく位
置合わせ（１））、ステップ１０４で基板に搭載する。
次のステップ１０５で、同様に、ステップ１０１で得た
メモＵ Ｉ Ｃを基板側に持って来て、そのリード端子
と基板端子との位置合わせさせをしく位置合わせ（２）
） 、ステップ１０６で基板に２つ口のメモリＩＣを
搭載して、ステップ１０７でこれら２つのメモリＩＣの
リード端子と基板端子とを同時にはんだ接合して基板上
に実装する。
メモＵ Ｉ Ｃを基板側に持って来て、そのリード端子
と基板端子との位置合わせさせをしく位置合わせ（２）
） 、ステップ１０６で基板に２つ口のメモリＩＣを
搭載して、ステップ１０７でこれら２つのメモリＩＣの
リード端子と基板端子とを同時にはんだ接合して基板上
に実装する。
［解決しようとする課題］
このような従来゛の方法では、次のような欠点がある。
（１）Ｕ−ド端子が十分固定されておらず、ＩＣチップ
部分が露出した状態で基板等に搭載することが必要であ
って、そのハンドリング機構が複雑となり、しかもその
取扱いを簡単に行い難い。
部分が露出した状態で基板等に搭載することが必要であ
って、そのハンドリング機構が複雑となり、しかもその
取扱いを簡単に行い難い。
（２）フィルムテープよりメモリＩＣを切離して、その
後、基板端子とリード端子の位置合わせを行うが、複数
のメモリＩＣを多段に積層するため、上のメモリＩＣの
リード端子の位置合わせが困難である。
後、基板端子とリード端子の位置合わせを行うが、複数
のメモリＩＣを多段に積層するため、上のメモリＩＣの
リード端子の位置合わせが困難である。
（３）上下に配置されたＩＣのリード端子のフォーミン
グ形状がそれぞれ異なるため、パンチング・フォーミン
グの金型が多段に重ねるＩＣの数に対 −応する数だけ
の種類が必要になる。
グ形状がそれぞれ異なるため、パンチング・フォーミン
グの金型が多段に重ねるＩＣの数に対 −応する数だけ
の種類が必要になる。
（４）フォーミング形状のばらつきでＩＣを多段にした
とき、すべてのリード端子にきちんとしたフォーミング
ができず、応力集中の起こるリード端子が生じる。
とき、すべてのリード端子にきちんとしたフォーミング
ができず、応力集中の起こるリード端子が生じる。
この発明は、このような従来の半導体装置の製造方法が
持っている製造工程における取扱い上の各種の問題点を
解決し、生産効率がよいチップ多段実装タイプの半導体
装置の製造方法を提供することを目的とする。
持っている製造工程における取扱い上の各種の問題点を
解決し、生産効率がよいチップ多段実装タイプの半導体
装置の製造方法を提供することを目的とする。
［課題を解決するための手段］
このような目的を達成するためのこの発明の半導体装置
は、テープキャリア方式で実装された半導体チップを上
下方向に多段に実装する半導体装置の製造方法において
、半導体チップを搭載したテープを上下に配置し、これ
ら上下のテープに搭載されたそれぞれの半導体チップに
接続された対応するリード端子同士をアウターリードと
なるリード部材を介して又は直接電気的に接続して、こ
の対応するリード端子同士が接続された半導体チップ複
数を封ｌ卜するものである。
は、テープキャリア方式で実装された半導体チップを上
下方向に多段に実装する半導体装置の製造方法において
、半導体チップを搭載したテープを上下に配置し、これ
ら上下のテープに搭載されたそれぞれの半導体チップに
接続された対応するリード端子同士をアウターリードと
なるリード部材を介して又は直接電気的に接続して、こ
の対応するリード端子同士が接続された半導体チップ複
数を封ｌ卜するものである。
［作用］
このように、テープキャリア方式で実装されたＩＣチッ
プを多段実装する時に、そのフィルムテープよりＩＣを
切り離す前に複数個のＩＣチップの対応するリード端子
同士を接続し、この状態で封止するようにしているため
、その後のＩＣの取扱いは、パッケージ状態となって、
非常に扱い易くなる。
プを多段実装する時に、そのフィルムテープよりＩＣを
切り離す前に複数個のＩＣチップの対応するリード端子
同士を接続し、この状態で封止するようにしているため
、その後のＩＣの取扱いは、パッケージ状態となって、
非常に扱い易くなる。
その結果、基板等に搭載するような場合には、基板との
位置合わせがし易く、リード端子に曲がりが発生し難く
なる。また、その他の使用にあってもフィルムテープか
らパッケージ化された形で半導体装置が切出せるので、
その後のハンドリング処理が簡単となり、チップ多段実
装タイプの半導体装置を生産効率よく製造することがで
きる。
位置合わせがし易く、リード端子に曲がりが発生し難く
なる。また、その他の使用にあってもフィルムテープか
らパッケージ化された形で半導体装置が切出せるので、
その後のハンドリング処理が簡単となり、チップ多段実
装タイプの半導体装置を生産効率よく製造することがで
きる。
［実施例コ
以下、この発明の一実施例について図面を参照して詳細
に説明する。
に説明する。
第１図は、この発明による製造方法の一実施例の示す半
導体製造工程のフローチャートであり、第２図（ａ）、
（ｂ）は、その各製造過程においてテープキャリアされ
るメモリＩＣの断面図とテープキャリアから切出された
パッケージの断面図、第３図は、テープキャリアされる
メモリＩＣの平面図、第４図は、リード端子枝別れ部を
説明する平面図及びその部分拡大図、第５図（ａ）、（
ｂ）は、それぞれ他の実施例における切出されたパッケ
ージの断面図である。なお、各図において、同等のもの
は同一の符号で示す。
導体製造工程のフローチャートであり、第２図（ａ）、
（ｂ）は、その各製造過程においてテープキャリアされ
るメモリＩＣの断面図とテープキャリアから切出された
パッケージの断面図、第３図は、テープキャリアされる
メモリＩＣの平面図、第４図は、リード端子枝別れ部を
説明する平面図及びその部分拡大図、第５図（ａ）、（
ｂ）は、それぞれ他の実施例における切出されたパッケ
ージの断面図である。なお、各図において、同等のもの
は同一の符号で示す。
第２図（ａ）に示すように、ＩＣチップ１とリード端子
５からなるメモリＩＣＩＩを搭載し、裏返しにされたフ
ィルムテープ６ａと、その上に同様にＩＣチップ１ａと
リード端子５からなるメモＵ Ｉ Ｃ１２を搭載したフ
ィルムテープ６ｂとを相互のリード端子５が対面しかつ
隣接するように重ねて配置し、メモリＩＣＩＩ、１２が
それぞれのフィルムテープ８ａ、ｅｂ上にある状態で、
ＩＣメモリ１１と１２とのリード端子５同士を接合する
。
５からなるメモリＩＣＩＩを搭載し、裏返しにされたフ
ィルムテープ６ａと、その上に同様にＩＣチップ１ａと
リード端子５からなるメモＵ Ｉ Ｃ１２を搭載したフ
ィルムテープ６ｂとを相互のリード端子５が対面しかつ
隣接するように重ねて配置し、メモリＩＣＩＩ、１２が
それぞれのフィルムテープ８ａ、ｅｂ上にある状態で、
ＩＣメモリ１１と１２とのリード端子５同士を接合する
。
ここで、フィルムテープ６ｂに搭載されているメモリＩ
Ｃ１２のＩＣチップｌａは、フィルムテープ６ａに搭載
されているメモリｔｃｔ ｔのＩＣチップ１に対して、
チップセレクト電極を除いてその内部回路及び電極が鏡
像関係にあって、その各リード端子５も鏡像関係の配置
となっている。
Ｃ１２のＩＣチップｌａは、フィルムテープ６ａに搭載
されているメモリｔｃｔ ｔのＩＣチップ１に対して、
チップセレクト電極を除いてその内部回路及び電極が鏡
像関係にあって、その各リード端子５も鏡像関係の配置
となっている。
そこで、第２図（ａ）に示すように裏返し状態のフィル
ムテープ６ａに対して上に裏返さない状態でフィルムテ
ープ６ｂを対向配置することで、各メモリＩＣ１１，１
２のリード端子５同士がそれぞれ相互に対応することに
なる。
ムテープ６ａに対して上に裏返さない状態でフィルムテ
ープ６ｂを対向配置することで、各メモリＩＣ１１，１
２のリード端子５同士がそれぞれ相互に対応することに
なる。
このようにＩＣメモリのＩＣチップが相互に鏡像関係に
あることを除いては、フィルムテープ６ａと６ｂとは、
同様な構成を採るので、これらをフィルムテープ６とし
て第３図に従ってこれを説明する。
あることを除いては、フィルムテープ６ａと６ｂとは、
同様な構成を採るので、これらをフィルムテープ６とし
て第３図に従ってこれを説明する。
フィルムテープ６は、そのほぼ中央部に設けられた開口
部４の内側にメモリ１ｃｉｔ又は１２が配置され、その
複数のリード端子５がフィルムテープの送り方向に対し
て前後方向両側に配置され、開口部４の対応する辺の周
囲に固定されている。
部４の内側にメモリ１ｃｉｔ又は１２が配置され、その
複数のリード端子５がフィルムテープの送り方向に対し
て前後方向両側に配置され、開口部４の対応する辺の周
囲に固定されている。
したがって、メモリＩＣＩＩ（１２）は、その両側のリ
ード端子５によりブリッジされた形でフィルムテープ６
に支持されていて、各リード端子５とそのＩＣチップｌ
（又はＩＣチップｌａ）の各電極とはバンプ３を介して
接続されている。
ード端子５によりブリッジされた形でフィルムテープ６
に支持されていて、各リード端子５とそのＩＣチップｌ
（又はＩＣチップｌａ）の各電極とはバンプ３を介して
接続されている。
フィルムテープ６の前後の周辺には、スプロケットホー
ル１４が設けられていて、スプロケットを介してスプロ
ケットホール１４により、例えば±２０μｍ程度の範囲
の誤差で正確に送ることができ、２つのフィルムテープ
６ａ、８ｂを第２図（ａ）のように上下に配置した状態
で搬送できる。
ル１４が設けられていて、スプロケットを介してスプロ
ケットホール１４により、例えば±２０μｍ程度の範囲
の誤差で正確に送ることができ、２つのフィルムテープ
６ａ、８ｂを第２図（ａ）のように上下に配置した状態
で搬送できる。
したがって、このように上下に配置されたメモリＩＣＩ
Ｉ、１２のそれぞれのリード端子５同士の位置合わせは
極めて正確に行える。
Ｉ、１２のそれぞれのリード端子５同士の位置合わせは
極めて正確に行える。
そこで、第１図に示すような製造工程を経て、フィルム
テープ６ａ、（３ｂ上でリード端子５同士を接合して、
その後、これら対応するリード端子同士が接合された２
つのメモリＩＣＩＩ、１２を同時に封ｌヒして接合され
たリード端子５の一部又はリードフレームのリード端子
をアウタリードとしてパッケージ化し、パッケージ化さ
れた状態でフィルムテープ８ ａ ｅ ８ ｂから切出
して第２図（ｂ）に示すようなパッケージ１３とその内
部に２つのメモリＩＣＩＩ、１２とを有する半導体装置
を製造する。なお、７は、リード端子５同士を接合して
形成されたアウターリードである。
テープ６ａ、（３ｂ上でリード端子５同士を接合して、
その後、これら対応するリード端子同士が接合された２
つのメモリＩＣＩＩ、１２を同時に封ｌヒして接合され
たリード端子５の一部又はリードフレームのリード端子
をアウタリードとしてパッケージ化し、パッケージ化さ
れた状態でフィルムテープ８ ａ ｅ ８ ｂから切出
して第２図（ｂ）に示すようなパッケージ１３とその内
部に２つのメモリＩＣＩＩ、１２とを有する半導体装置
を製造する。なお、７は、リード端子５同士を接合して
形成されたアウターリードである。
以下、その製造方法について説明すると、第１図のステ
ップ１１１でテープキャリア上のメモリＩＣＩＩ、１２
の余分なチップセレクト端子（Ｃ８端子）を打ち抜き、
これとは別に、ステップ１１２で同様に別のテープキャ
リア上のメモリＩＣ１２の余分なＣ８端子を打ち抜き、
２つのメモリＩＣＩＩ、１２を搭載したフィルムテープ
６．６を、第２図（ａ）に示すようにな形態で上下２段
に近接して配置して送る。
ップ１１１でテープキャリア上のメモリＩＣＩＩ、１２
の余分なチップセレクト端子（Ｃ８端子）を打ち抜き、
これとは別に、ステップ１１２で同様に別のテープキャ
リア上のメモリＩＣ１２の余分なＣ８端子を打ち抜き、
２つのメモリＩＣＩＩ、１２を搭載したフィルムテープ
６．６を、第２図（ａ）に示すようにな形態で上下２段
に近接して配置して送る。
そして、ステップ１１３でフィルムテープ６ａ。
６ｂの２つのメモリＩＣｌ１．１２のリード端子同上の
位置合わせして、第２図（ａ）に示すような状態に位置
付ける。なお、これは、このテープキャリアの対象とな
る２つのメモリＩＣＩＩ、１２を実装したフィルムテー
プ８ａ、８ｂを２つのリール用いて、一つは上に、一つ
は下でがっ裏返しとなるようにセットすることで行われ
る。
位置合わせして、第２図（ａ）に示すような状態に位置
付ける。なお、これは、このテープキャリアの対象とな
る２つのメモリＩＣＩＩ、１２を実装したフィルムテー
プ８ａ、８ｂを２つのリール用いて、一つは上に、一つ
は下でがっ裏返しとなるようにセットすることで行われ
る。
次に、ステップ１１４で、フィルムテープ８ ａ ＋６
ｂの２つのメモリＩＣＩＩ、１２の対応するリード端子
５同士を接合する。この場合、位置合わせの後、」１下
のリード端子５を接合することになるが、その接合方法
としては、リード端子５の上１分をＳ ｎメツキ、下半
分をＡｕメツキして、これらを分離しておくと、接合時
点でＡｕ−３ｎ接合が形成される。又は、下のメモリＩ
Ｃのリード端子５上に印刷によりハンダ層を形成すると
ｐｂＳｎ接合となる。
ｂの２つのメモリＩＣＩＩ、１２の対応するリード端子
５同士を接合する。この場合、位置合わせの後、」１下
のリード端子５を接合することになるが、その接合方法
としては、リード端子５の上１分をＳ ｎメツキ、下半
分をＡｕメツキして、これらを分離しておくと、接合時
点でＡｕ−３ｎ接合が形成される。又は、下のメモリＩ
Ｃのリード端子５上に印刷によりハンダ層を形成すると
ｐｂＳｎ接合となる。
次に、ステップ１１５において、先のステップ１１４で
得た、対応するリード端子５同士が接合された２つのメ
モリＩＣｌ１．１２に対し、その接合されたリード端子
５の部分を外部に出すようにして、上下方向に配置され
た水平方向で２分割されたパッケージ金型枠を上下から
装着して、これらのメモリＩＣをカバーする。そして、
ステップ１１６でエポキシ樹脂等をパッケージ金型枠に
流込み、トランスファーモールドレジン封止を行う。そ
して、最後に切断してパッケージ１１を切出すと、第２
図（ｂ）に示すような２つのメモリＩＣｌ１．１２を内
蔵するメモリＩＣパッケージ１５が得られる。
得た、対応するリード端子５同士が接合された２つのメ
モリＩＣｌ１．１２に対し、その接合されたリード端子
５の部分を外部に出すようにして、上下方向に配置され
た水平方向で２分割されたパッケージ金型枠を上下から
装着して、これらのメモリＩＣをカバーする。そして、
ステップ１１６でエポキシ樹脂等をパッケージ金型枠に
流込み、トランスファーモールドレジン封止を行う。そ
して、最後に切断してパッケージ１１を切出すと、第２
図（ｂ）に示すような２つのメモリＩＣｌ１．１２を内
蔵するメモリＩＣパッケージ１５が得られる。
このメモリＩＣパッケージ１５は、従来とほぼ同じ面積
で２倍の容量のメモリＩＣとなる。そこで、次にステッ
プ１１８でこのメモリＩＣパッケージ１５をプリント基
板に搭載したり、そのまま他の工程に移したりして利用
できる。なお、ステップ１１８において、プリント基板
に実装するときには、切出したパッケージのリード端子
を単にフォーミングして実装すればよい。
で２倍の容量のメモリＩＣとなる。そこで、次にステッ
プ１１８でこのメモリＩＣパッケージ１５をプリント基
板に搭載したり、そのまま他の工程に移したりして利用
できる。なお、ステップ１１８において、プリント基板
に実装するときには、切出したパッケージのリード端子
を単にフォーミングして実装すればよい。
ところで、前記のメモリＩＣＩＩ又は１２を実装したフ
ィルムテープ６ａ、８ｂは、ポリイミド等のフレキシブ
ルなフィルムテープ上にＣｕ箔でリード端子５を形成し
ておき、バンプ３ （Ａｕバンプ）を形成したメモリの
ＩＣチップ１とリード端子５を接合したものである。な
お、必要に応じてＩＣチップ１とリード端子５の接合部
をあらかじめ封止樹脂で覆ったものであってもよい。
ィルムテープ６ａ、８ｂは、ポリイミド等のフレキシブ
ルなフィルムテープ上にＣｕ箔でリード端子５を形成し
ておき、バンプ３ （Ａｕバンプ）を形成したメモリの
ＩＣチップ１とリード端子５を接合したものである。な
お、必要に応じてＩＣチップ１とリード端子５の接合部
をあらかじめ封止樹脂で覆ったものであってもよい。
ここで、２つのメモリＩＣを重ねた場合にチップセレク
ト端子の処理が必要であるが、例えば、このチップセレ
クト端子は、第４図及びその拡大図に示すように、リー
ド端子５の先端が複数に枝別れているリード端子を使用
することができる。
ト端子の処理が必要であるが、例えば、このチップセレ
クト端子は、第４図及びその拡大図に示すように、リー
ド端子５の先端が複数に枝別れているリード端子を使用
することができる。
すなわち、８は、リード端子５のうちのチップセレクト
端子であって、フィルムテープ６ａ、６ｂに搭載された
上下のメモリＩＣ１１，１２のうちのチップセレクト端
子８の１つは打抜き穴９、もう１つは打抜き穴１０の位
置（リード端子の根元近傍）でパンチングを行い、チッ
プセレクト端子８の１本のみを導通状態として使用し、
他のチップセレクト端子は非導通状態にする。このよう
にすれば、上下に配置された、フィルムテープ６ａ、Ｂ
ｂ上に実装されたメモリＩＣＩＩ、１２のチップセレク
ト端子８の位置を相違させることができる。その後、第
２図（ａ）に示すように、上のメモリＩＣＩＩのリード
端子５と下のメモリＩＣ１２のリード端子５の位置合わ
せを行えばよい。
端子であって、フィルムテープ６ａ、６ｂに搭載された
上下のメモリＩＣ１１，１２のうちのチップセレクト端
子８の１つは打抜き穴９、もう１つは打抜き穴１０の位
置（リード端子の根元近傍）でパンチングを行い、チッ
プセレクト端子８の１本のみを導通状態として使用し、
他のチップセレクト端子は非導通状態にする。このよう
にすれば、上下に配置された、フィルムテープ６ａ、Ｂ
ｂ上に実装されたメモリＩＣＩＩ、１２のチップセレク
ト端子８の位置を相違させることができる。その後、第
２図（ａ）に示すように、上のメモリＩＣＩＩのリード
端子５と下のメモリＩＣ１２のリード端子５の位置合わ
せを行えばよい。
このとき、チップセレクト端子８は、前記のパンチング
によりそれぞれのメモリＩＣＩＩ、１２で独立し、相違
した位置に位置付けられる。
によりそれぞれのメモリＩＣＩＩ、１２で独立し、相違
した位置に位置付けられる。
なお、リード端子５同士が接合される部分は、第２図（
ｂ）に見るように、リード端子５の根元からではなく、
前記打抜き穴９，１０より外側となる。また、メモリＩ
Ｃが２段以上に重ねられた場合は、チップセレクト端子
８は、重ねるＩＣチップの数だけ枝分かれさせれば済む
。さらに、以上の工程は、２つのフィルムテープ６ａ、
Ｅｌｂ上で、これらを巻き取りながら連続して行うこと
ができる。
ｂ）に見るように、リード端子５の根元からではなく、
前記打抜き穴９，１０より外側となる。また、メモリＩ
Ｃが２段以上に重ねられた場合は、チップセレクト端子
８は、重ねるＩＣチップの数だけ枝分かれさせれば済む
。さらに、以上の工程は、２つのフィルムテープ６ａ、
Ｅｌｂ上で、これらを巻き取りながら連続して行うこと
ができる。
ｉ５図（ａ）は、第２図（ａ）の２つのフィルムテープ
６ａ、８ｂの間にＦｅ−Ｎ１合金、Ｃｕ合金等で形成さ
れたリードフレームを介在させ、各フィルムテープ８
ａ ｅ ８ ｂに搭載されているメモリＩＣ１１，１２
のリード端子５を短くして、これらをそれぞれ前記のリ
ードフレームによるリード端子７ａのインナーリード部
分７ｂの両面に接合したものである。なお、この場合、
チップセレクト端子８については、いずれか一方のみが
り−ド端子７ａのインナーリード部分７ｂに選択的に接
続されることになる。
６ａ、８ｂの間にＦｅ−Ｎ１合金、Ｃｕ合金等で形成さ
れたリードフレームを介在させ、各フィルムテープ８
ａ ｅ ８ ｂに搭載されているメモリＩＣ１１，１２
のリード端子５を短くして、これらをそれぞれ前記のリ
ードフレームによるリード端子７ａのインナーリード部
分７ｂの両面に接合したものである。なお、この場合、
チップセレクト端子８については、いずれか一方のみが
り−ド端子７ａのインナーリード部分７ｂに選択的に接
続されることになる。
第５図（ｂ）は、フィルムテープ６ｂ側をフィルムテー
プ６ａと置き換えて、２つのフィルムテープ８ａ＋６ａ
を共に裏返しにして、メモリＩＣ１１，１２の外側の位
置からリード端子５同士を接合したものである。なお、
この場合には、各ＩＣチップが鏡像関係にはない。
プ６ａと置き換えて、２つのフィルムテープ８ａ＋６ａ
を共に裏返しにして、メモリＩＣ１１，１２の外側の位
置からリード端子５同士を接合したものである。なお、
この場合には、各ＩＣチップが鏡像関係にはない。
以上説明してきたが、実施例では、２つのメモリＩＣの
リード端子をテープ上において、上下で接合しているが
、さらに多くのフィルムテープを重ねてメモリＩＣを多
層化してもよい。
リード端子をテープ上において、上下で接合しているが
、さらに多くのフィルムテープを重ねてメモリＩＣを多
層化してもよい。
リード端子同士の接続は、チップセレクト端子を除いて
対応するリード端子を接続することになるが、これはＩ
Ｃチップの各電極に接続されたすべてのリード端子を意
味するものではなく、対応しないものがあれば、それを
除いた部分の対応するものだけを接続すれば済むもので
ある。
対応するリード端子を接続することになるが、これはＩ
Ｃチップの各電極に接続されたすべてのリード端子を意
味するものではなく、対応しないものがあれば、それを
除いた部分の対応するものだけを接続すれば済むもので
ある。
また、その接合の仕方は、例えば、下側にあるフィルム
テープ６のメモリＩＣのリード端子には、クリームハン
ダを印刷しておき、はんだは、低融点はんだ等を用い、
フィルムテープの耐熱温度より低い温度で加熱するよう
なことでもよい。
テープ６のメモリＩＣのリード端子には、クリームハン
ダを印刷しておき、はんだは、低融点はんだ等を用い、
フィルムテープの耐熱温度より低い温度で加熱するよう
なことでもよい。
実施例では、メモリＩＣを中心に説明しているが、この
発明は、メモリＩＣに限定されるものではなく、半導体
装置の製造一般に適用できるものである。
発明は、メモリＩＣに限定されるものではなく、半導体
装置の製造一般に適用できるものである。
［発明の効果］
以上説明から理解できるように、この発明では、テープ
キャリア方式で実装されたＩＣチップを多段実装する時
に、そのフィルムテープよりＩＣを切り離す前に複数個
のＩＣチップの対応するリード端子同士を接続し、との
状態で封止するようにしているため、その後のＩＣの取
扱いは、パッケージ状態となって、非常に扱い易くなる
。
キャリア方式で実装されたＩＣチップを多段実装する時
に、そのフィルムテープよりＩＣを切り離す前に複数個
のＩＣチップの対応するリード端子同士を接続し、との
状態で封止するようにしているため、その後のＩＣの取
扱いは、パッケージ状態となって、非常に扱い易くなる
。
その結果、基板等に搭載するような場合には、基板との
位置合わせがし易＜、リード端子に曲がりが発生し難く
なる。また、その他の使用にあってもフィルムテープか
らパッケージ化された形で半導体装置が切出せるので、
その後のハンドリング処理が簡単となり、チップ多段実
装タイプの半導体装置を生産効率よく製造することがで
きる。
位置合わせがし易＜、リード端子に曲がりが発生し難く
なる。また、その他の使用にあってもフィルムテープか
らパッケージ化された形で半導体装置が切出せるので、
その後のハンドリング処理が簡単となり、チップ多段実
装タイプの半導体装置を生産効率よく製造することがで
きる。
第１図は、この発明による製造方法の一実施例の示す半
導体製造工程のフローチャートであり、第２図（ａ）、
（ｂ）は、その各製造過程においてテープキャリアされ
るメモリＩＣの断面図とテープキャリアから切出された
パッケージの断面図、第３図は、テープキャリアされる
メモリＩＣの平面図、第４図は、リード端子枝別れ部を
説明する平面図及びその部分拡大図、第５図（ａ）、（
ｂ）は、それぞれ他の実施例における切出されたパッケ
ージの断面図、第６図は、従来の製造方法のフローチャ
ートである。 １・・・ＩＣチップ、２・・・封止樹脂、３・・・バン
プ、４・・・アウタリード、５・・・リード端子、６・
・・ポリイミドテープ、７・・・リードフレームによる
リード端子、８・・・チップセレクト端子、９・・・打
抜き穴、１０−・・打抜き穴、１１．１２・・・メモリ
ＩＣ，１３・・・パッケージ、１５・・・メモリＩＣパ
ッケージ。 特許出願人 日立マクセル株式会社 代理人 弁理士 梶 山 拮 是
導体製造工程のフローチャートであり、第２図（ａ）、
（ｂ）は、その各製造過程においてテープキャリアされ
るメモリＩＣの断面図とテープキャリアから切出された
パッケージの断面図、第３図は、テープキャリアされる
メモリＩＣの平面図、第４図は、リード端子枝別れ部を
説明する平面図及びその部分拡大図、第５図（ａ）、（
ｂ）は、それぞれ他の実施例における切出されたパッケ
ージの断面図、第６図は、従来の製造方法のフローチャ
ートである。 １・・・ＩＣチップ、２・・・封止樹脂、３・・・バン
プ、４・・・アウタリード、５・・・リード端子、６・
・・ポリイミドテープ、７・・・リードフレームによる
リード端子、８・・・チップセレクト端子、９・・・打
抜き穴、１０−・・打抜き穴、１１．１２・・・メモリ
ＩＣ，１３・・・パッケージ、１５・・・メモリＩＣパ
ッケージ。 特許出願人 日立マクセル株式会社 代理人 弁理士 梶 山 拮 是
Claims (5)
- （１）テープキャリア方式で実装された半導体チップを
上下方向に多段に実装する半導体装置の製造方法におい
て、前記半導体チップを搭載したテープを上下に配置し
、これら上下のテープに搭載されたそれぞれの前記半導
体チップに接続された対応するリード端子同士をアウタ
ーリードとなるリード部材を介して又は直接電気的に接
続して、この対応するリード端子同士が接続された前記
半導体チップ複数を封止することを特徴とする半導体装
置の製造方法。 - （２）上下のテープに搭載されたそれぞれの前記半導体
チップに接続された対応するリード端子同士を直接接合
して、接合したリード端子同士の先端側がアウターリー
ドとなっていることを特徴とする請求項１記載の半導体
装置の製造方法。 - （３）上側に配置される半導体チップと下側に配置され
る半導体チップとは、チップセレクト電極を除いた各電
極が鏡像関係になっていて、上下の半導体チップの前記
各電極に接続されたリード同士が相互に対面するように
配置されて接合されることを特徴とする請求項１又は請
求項２記載の半導体装置の製造方法。 - （４）テープに形成されリード端子の少なくとも１本の
先端は複数本に枝別れして形成され、上下に配置された
テープにおいて枝分かれした前記リード端子の枝別れし
た部分のうち異なる枝が上下の前記テープにおいてそれ
ぞれ切断され、対応するリード端子同士が接合されるこ
とを特徴とする請求項３記載の半導体装置の製造方法。 - （５）半導体チップはメモリ素子であることを特徴とす
る請求項１乃至請求項４のうちから選択された１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005614A JPH01184860A (ja) | 1988-01-13 | 1988-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005614A JPH01184860A (ja) | 1988-01-13 | 1988-01-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184860A true JPH01184860A (ja) | 1989-07-24 |
Family
ID=11616066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005614A Pending JPH01184860A (ja) | 1988-01-13 | 1988-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184860A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290048A (ja) * | 1989-02-15 | 1990-11-29 | Matsushita Electric Ind Co Ltd | 積層型半導体の実装方法 |
| WO1991014282A1 (fr) * | 1990-03-15 | 1991-09-19 | Fujitsu Limited | Dispositif semiconducteur a puces multiples |
| JPH04116860A (ja) * | 1990-09-06 | 1992-04-17 | Hitachi Ltd | 半導体装置 |
| JPH05183010A (ja) * | 1991-06-01 | 1993-07-23 | Goldstar Electron Co Ltd | 積層型半導体パッケージ |
| US5332922A (en) * | 1990-04-26 | 1994-07-26 | Hitachi, Ltd. | Multi-chip semiconductor package |
| JPH06232327A (ja) * | 1993-02-01 | 1994-08-19 | Nec Corp | フレキシブルプリンティングサーキットテープとこれを用いた半導体装置用パッケージ |
| US5530292A (en) * | 1990-03-15 | 1996-06-25 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| JPH08213546A (ja) * | 1994-10-27 | 1996-08-20 | Samsung Electron Co Ltd | 積層形パッケージ |
-
1988
- 1988-01-13 JP JP63005614A patent/JPH01184860A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290048A (ja) * | 1989-02-15 | 1990-11-29 | Matsushita Electric Ind Co Ltd | 積層型半導体の実装方法 |
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| EP0473796A4 (en) * | 1990-03-15 | 1994-05-25 | Fujitsu Ltd | Semiconductor device having a plurality of chips |
| US5463253A (en) * | 1990-03-15 | 1995-10-31 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| US5530292A (en) * | 1990-03-15 | 1996-06-25 | Fujitsu Limited | Semiconductor device having a plurality of chips |
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| JPH05183010A (ja) * | 1991-06-01 | 1993-07-23 | Goldstar Electron Co Ltd | 積層型半導体パッケージ |
| JPH06232327A (ja) * | 1993-02-01 | 1994-08-19 | Nec Corp | フレキシブルプリンティングサーキットテープとこれを用いた半導体装置用パッケージ |
| JPH08213546A (ja) * | 1994-10-27 | 1996-08-20 | Samsung Electron Co Ltd | 積層形パッケージ |
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