JPH02290048A - 積層型半導体の実装方法 - Google Patents
積層型半導体の実装方法Info
- Publication number
- JPH02290048A JPH02290048A JP2013875A JP1387590A JPH02290048A JP H02290048 A JPH02290048 A JP H02290048A JP 2013875 A JP2013875 A JP 2013875A JP 1387590 A JP1387590 A JP 1387590A JP H02290048 A JPH02290048 A JP H02290048A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- stacked
- chip
- package
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10515—Stacked components
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＴＡＢ方式で実装されたパッケージを複数個積
層した構造を有する半導体装置に関するものである。
層した構造を有する半導体装置に関するものである。
従来の技術
近年、電子機器の高密度化の要求は大きな課題となって
おり、その解決策として第５図に示す構成が用いられて
いる。第５図は従来の高密度実装による半導体装置の一
例の断面図である。回路基板２０の両面には所定の配線
パターンと電極２１ａ， ２ｌｂが設けられ 各面の配
線パターン同士はスルーホール（図示せず）で電気的に
接続されている。パッケージされた半導体チップ２２ａ
， ２２ｂは回路基板２０の両面に載置されている。こ
のような従来の構成で（よ パッケージを回路基板２０
の両面に配設することによって、少なくとも同一平面積
で約２倍の実装密度を得てい九 発明が解決しようとする課題 しかし 従来の構成では回路基板の両面にパッケージを
平面的に配設するため２倍の実装密度しか得られず、搭
載したチップが増える程実装面積が増加して電子機器の
高密度化に対応できないという問題があっｔも 本発
明（友 上述の問題点に鑑みて試されたもので、 ２倍
以上の実装密度が得られる積層型半導体実装体を提供す
ることを目的とする。また 本発明は積層した半導体装
置のリードの基板への接続を容易に行うことのできる構
造を提供することを目的とする。さらにまた 本発明（
よ 半導体メモリデバイスの積層に好適な積層構造体を
得ることを目的とする。
おり、その解決策として第５図に示す構成が用いられて
いる。第５図は従来の高密度実装による半導体装置の一
例の断面図である。回路基板２０の両面には所定の配線
パターンと電極２１ａ， ２ｌｂが設けられ 各面の配
線パターン同士はスルーホール（図示せず）で電気的に
接続されている。パッケージされた半導体チップ２２ａ
， ２２ｂは回路基板２０の両面に載置されている。こ
のような従来の構成で（よ パッケージを回路基板２０
の両面に配設することによって、少なくとも同一平面積
で約２倍の実装密度を得てい九 発明が解決しようとする課題 しかし 従来の構成では回路基板の両面にパッケージを
平面的に配設するため２倍の実装密度しか得られず、搭
載したチップが増える程実装面積が増加して電子機器の
高密度化に対応できないという問題があっｔも 本発
明（友 上述の問題点に鑑みて試されたもので、 ２倍
以上の実装密度が得られる積層型半導体実装体を提供す
ることを目的とする。また 本発明は積層した半導体装
置のリードの基板への接続を容易に行うことのできる構
造を提供することを目的とする。さらにまた 本発明（
よ 半導体メモリデバイスの積層に好適な積層構造体を
得ることを目的とする。
課題を解決するための手段
本発明は上述の課題を解決するた敦 半導体チップの電
極端子に接続されたインナリードにつながったアウタリ
ード領域で前記アウタリードが複数本に分離され 前記
半導体チップを実装したＴＡＢパッケージが複数段に積
層され 各積層段毎に前記複数本に分離されたリードは
少なくとも一本が残され 他のリードが所定本数切断、
前記積層されたＴＡＢパッケージが回路基板上に搭載さ
せるという構成を備えたものである。
極端子に接続されたインナリードにつながったアウタリ
ード領域で前記アウタリードが複数本に分離され 前記
半導体チップを実装したＴＡＢパッケージが複数段に積
層され 各積層段毎に前記複数本に分離されたリードは
少なくとも一本が残され 他のリードが所定本数切断、
前記積層されたＴＡＢパッケージが回路基板上に搭載さ
せるという構成を備えたものである。
作用
本発明は上述の構成によって、半導体チップを容易に回
路基板上に２層又はそれ以上に積層でき、その状態で共
通端子以外の端子を回路基板の電極に容易に接続できる
。従って、半導体チップを何層でも積み重ねたパッケー
ジを得ることが可能となり、 ２倍以上の実装密度が得
られる。
路基板上に２層又はそれ以上に積層でき、その状態で共
通端子以外の端子を回路基板の電極に容易に接続できる
。従って、半導体チップを何層でも積み重ねたパッケー
ジを得ることが可能となり、 ２倍以上の実装密度が得
られる。
実施例
ＬＳＩメモリチップを同一回路基板上に複数個搭載する
場合、電源，クロック信号ライン等の各チップ共通の電
極（友 これらの各チップの同一の電極同志を共通に接
続して回路基板上の配線と接続することができる。 し
かしながら、チップ選択用の電極等の非共通電掻（ヨ
個々のチップから独立して個々に取出して回路基板上
の特定の配線にそれぞれ接続する必要がある。複数個の
ＬＳＩメモリチップを積層する場合このような課題があ
り、共通電極および非共通電極の接続処理を考慮した本
発明の実施例を以下に説明する。第１図は本発明の一実
施例における半導体装置の構成の一部であるＴＡＢパッ
ケージの平面図である。本実施例ではメモリＬＳＩチッ
プを４チップ積層する場合について以下第３図および第
４図にて説明する。
場合、電源，クロック信号ライン等の各チップ共通の電
極（友 これらの各チップの同一の電極同志を共通に接
続して回路基板上の配線と接続することができる。 し
かしながら、チップ選択用の電極等の非共通電掻（ヨ
個々のチップから独立して個々に取出して回路基板上
の特定の配線にそれぞれ接続する必要がある。複数個の
ＬＳＩメモリチップを積層する場合このような課題があ
り、共通電極および非共通電極の接続処理を考慮した本
発明の実施例を以下に説明する。第１図は本発明の一実
施例における半導体装置の構成の一部であるＴＡＢパッ
ケージの平面図である。本実施例ではメモリＬＳＩチッ
プを４チップ積層する場合について以下第３図および第
４図にて説明する。
第１図において、ポリイミド，ガラエポ（ガラス繊維入
りエボキシ）等の樹脂フィルム（フィルムキャリアテー
プ）■に少なくともデバイスホール３とアウタリードホ
ール４が開口され デバイスホール３には銅箔で形成さ
れメッキ処理されたインナリード５．７が突出した形状
に構成される。な抵リード１００はインナリード５，７
、 リード５，７とそれぞれ一体に形成されたアウタリ
ード５′．８から構成されている。そしてアウタリード
８の領域は複数のアウタリード８ａ〜８ｈに分離形成さ
れている。第１図の構成例で｛よ チップ２は８個の電
極を有レ これらにそれぞれ８本のインナリード５が接
続されている。第１図はＬＳＩチップ２の電極６，１０
とインナリード５，７とが既に接続された状態を示して
いる。ＬＳＩチップ２とインナリド５，７と｛友 チッ
プ２の電極６．１０上に形成したバンブ（金属突起）と
リード５，７を接合する力＼またはりード５．７上にパ
ンプを形成しこのバルプと電極６．１０を接合すること
により接続されている。
りエボキシ）等の樹脂フィルム（フィルムキャリアテー
プ）■に少なくともデバイスホール３とアウタリードホ
ール４が開口され デバイスホール３には銅箔で形成さ
れメッキ処理されたインナリード５．７が突出した形状
に構成される。な抵リード１００はインナリード５，７
、 リード５，７とそれぞれ一体に形成されたアウタリ
ード５′．８から構成されている。そしてアウタリード
８の領域は複数のアウタリード８ａ〜８ｈに分離形成さ
れている。第１図の構成例で｛よ チップ２は８個の電
極を有レ これらにそれぞれ８本のインナリード５が接
続されている。第１図はＬＳＩチップ２の電極６，１０
とインナリード５，７とが既に接続された状態を示して
いる。ＬＳＩチップ２とインナリド５，７と｛友 チッ
プ２の電極６．１０上に形成したバンブ（金属突起）と
リード５，７を接合する力＼またはりード５．７上にパ
ンプを形成しこのバルプと電極６．１０を接合すること
により接続されている。
積層される各々のＬＳＩチップにおいてチップ２上の同
一位置の電極で同一の信号を処理するりード５，５′す
なわち共通端子（よ たとえば電源１クロック信号端子
であってＬＳＩチップ２の電極に接続されたインナリー
ド領域およびそれに続くアウタリード領域を通して一本
で連続して形成されている。一方、積層される各々のＬ
ＳＩチップにおいてチップ２上の同一位置の電極１０で
異なる信号を処理するリードすなわ板 各々のチップに
信号の入出力を行なわせるために用いるチップ選択用の
非共通電極端子（よ 少なくともインナリード領域すな
わちインナリード７では一本である力交 アウタリード
領域８で１よ 積層するチップの数の分だけインナリー
ド７が分離されたリード群（アウタリード）８ａ〜８ｈ
として形成される。
一位置の電極で同一の信号を処理するりード５，５′す
なわち共通端子（よ たとえば電源１クロック信号端子
であってＬＳＩチップ２の電極に接続されたインナリー
ド領域およびそれに続くアウタリード領域を通して一本
で連続して形成されている。一方、積層される各々のＬ
ＳＩチップにおいてチップ２上の同一位置の電極１０で
異なる信号を処理するリードすなわ板 各々のチップに
信号の入出力を行なわせるために用いるチップ選択用の
非共通電極端子（よ 少なくともインナリード領域すな
わちインナリード７では一本である力交 アウタリード
領域８で１よ 積層するチップの数の分だけインナリー
ド７が分離されたリード群（アウタリード）８ａ〜８ｈ
として形成される。
また フィルムキャリアテープｌ上には任意の場所に孔
９が設けられている。な抵 第１図ではＬＳＩチップ２
が１個示してある力丈 テープ１には長手方向に第１図
のごとくチップが多数設置されている。すなわ杖 フィ
ルムキャリアテープ１のインナリード５．７にＬＳＩチ
ップ２が長手方向に連続的に多数実装され 電気検査が
行われる。
９が設けられている。な抵 第１図ではＬＳＩチップ２
が１個示してある力丈 テープ１には長手方向に第１図
のごとくチップが多数設置されている。すなわ杖 フィ
ルムキャリアテープ１のインナリード５．７にＬＳＩチ
ップ２が長手方向に連続的に多数実装され 電気検査が
行われる。
第１図の状態において、チップ２に保護樹脂膜（図示せ
ず）の形成が行なわれ 回路基板上に搭載される前に例
えば鎖線Ｌの部分で所定形状に切断され 個々のＴＡＢ
パッケージが作成される。第２図（ａ）〜（ｄ）は第１
図の状態のフィルムを所定形状に切断し 積層するＬＳ
Ｉチップを実装した各層毎のＴＡＢパッケージを形成し
た状態を示す平面図である。積層するＬ Ｓ ．Ｉチッ
プを実装したＴＡＢパッケージＡにおいて、電極ｌＯの
アウタリードは８ ａ， ８ ｅのリード以外（ ８
ｂ， ８ ｃ， ８ｄ， ８ ｆ， ８ ｇ，８ｈ）は
全て切断されている（第２図（ａ））。積層するＬＳＩ
チップを実装したパッケージＢにおいて（戴 チップＡ
と同一位置の電極１０のアウタリードは８ａ ８ｃ，８
ｄ，８ｅ，８ｇ，８ｈを切断し８ ｂ， ８ ｆのみを
残し（第２図（ｂ））、同様にＬＳＩチップを実装した
パッケージＣのアウタリードは８ｃ，８ｇ．ＬＳＩチッ
プを実装したパッケージＤのアウタリードは８ ｄ，
８ ｈを残し 他のリードは切断されている（第２図（
Ｑ）， （ｄ））。このようく 積層するＬＳＩチップ
の段毎にアウタリード８の切断後の形状を異ならせる。
ず）の形成が行なわれ 回路基板上に搭載される前に例
えば鎖線Ｌの部分で所定形状に切断され 個々のＴＡＢ
パッケージが作成される。第２図（ａ）〜（ｄ）は第１
図の状態のフィルムを所定形状に切断し 積層するＬＳ
Ｉチップを実装した各層毎のＴＡＢパッケージを形成し
た状態を示す平面図である。積層するＬ Ｓ ．Ｉチッ
プを実装したＴＡＢパッケージＡにおいて、電極ｌＯの
アウタリードは８ ａ， ８ ｅのリード以外（ ８
ｂ， ８ ｃ， ８ｄ， ８ ｆ， ８ ｇ，８ｈ）は
全て切断されている（第２図（ａ））。積層するＬＳＩ
チップを実装したパッケージＢにおいて（戴 チップＡ
と同一位置の電極１０のアウタリードは８ａ ８ｃ，８
ｄ，８ｅ，８ｇ，８ｈを切断し８ ｂ， ８ ｆのみを
残し（第２図（ｂ））、同様にＬＳＩチップを実装した
パッケージＣのアウタリードは８ｃ，８ｇ．ＬＳＩチッ
プを実装したパッケージＤのアウタリードは８ ｄ，
８ ｈを残し 他のリードは切断されている（第２図（
Ｑ）， （ｄ））。このようく 積層するＬＳＩチップ
の段毎にアウタリード８の切断後の形状を異ならせる。
このアウタリード８の選択的な切断はたとえば打抜きの
金型を用（＼ ＬＳＩチップ２を第１図のごとくフィル
ムに実装表 フィルムキャリア１から各チップ２を所定
形状に切断する際に同時に行なうことができる。あるい
はチップ２を一定の金型で同じように所定形状に切断し
た後、アウタリード８のみを別な工程で切断しても良（
−第２図の構成の各ＴＡＢパッケージＡ−Ｄをすべて積
層すると、各パッケージの電極１０から導出された非共
通端子となるアウタリード８ ａ， ８ ｂ， ８ｃ，
８ ｄ， ８ ｅ， ８ ｆ， ８ ｇ． ８ ｈは
積層した状態で重ならない構造となる。したがって、
こうした状態のアウタリードに別々に信号の入出力がで
きる。第３図はＬＳＩチップを実装したＴＡＢパッケー
ジを積層した実装状態を示す断面医 第４図は積層実装
状態の一部の斜視図を示机 この構造は孔９にガイドピ
ン５０を挿入してテープキャリアパッケージを積層する
時の各パッケージ間のアウタリードの位置決めとＬ４個
のＬＳＩチップＡ．Ｂ．Ｃ．Ｄを実装したＴＡＢパッケ
ージをＡ−Ｄを積層して回路基板３０に設置し 前述し
たごとく重なることなく導出したアウタリードを回路基
板３０の各電極配線に接続させる。第３．４図でほ 各
リード８ａ，８ｂ， ８ ｃ， ８ ｄが基板の電極配
線３１ａ〜３１ｄにそれぞれ接続されている状態を示机
この時の接続（よ 例えばパルスツール５１等を用い
瞬間的に温度を上１／はんだ層をリフローさせて接続さ
せる。また 積層した各ＬＳＩチップのリードのフォー
ミングもリード自体が薄くて柔らかいので簡単に各々の
形状にフォーミングできる。な抵 この接続の前にアウ
タリード８ ａ， ８ ｂ， ８．ｃ， ８ ｄのフォ
ーミング処理を行なわなくて耘 単にフィルムキャリア
１から切断した状態に（リードがチップ面と同一方向に
導出した状態）にしておき、回路基板３０に各チップを
搭載するときに例えばパルスツール５１でリードを押え
ることにより、各チップのリードは第３図のようにフォ
ーミングすることも可能である。
金型を用（＼ ＬＳＩチップ２を第１図のごとくフィル
ムに実装表 フィルムキャリア１から各チップ２を所定
形状に切断する際に同時に行なうことができる。あるい
はチップ２を一定の金型で同じように所定形状に切断し
た後、アウタリード８のみを別な工程で切断しても良（
−第２図の構成の各ＴＡＢパッケージＡ−Ｄをすべて積
層すると、各パッケージの電極１０から導出された非共
通端子となるアウタリード８ ａ， ８ ｂ， ８ｃ，
８ ｄ， ８ ｅ， ８ ｆ， ８ ｇ． ８ ｈは
積層した状態で重ならない構造となる。したがって、
こうした状態のアウタリードに別々に信号の入出力がで
きる。第３図はＬＳＩチップを実装したＴＡＢパッケー
ジを積層した実装状態を示す断面医 第４図は積層実装
状態の一部の斜視図を示机 この構造は孔９にガイドピ
ン５０を挿入してテープキャリアパッケージを積層する
時の各パッケージ間のアウタリードの位置決めとＬ４個
のＬＳＩチップＡ．Ｂ．Ｃ．Ｄを実装したＴＡＢパッケ
ージをＡ−Ｄを積層して回路基板３０に設置し 前述し
たごとく重なることなく導出したアウタリードを回路基
板３０の各電極配線に接続させる。第３．４図でほ 各
リード８ａ，８ｂ， ８ ｃ， ８ ｄが基板の電極配
線３１ａ〜３１ｄにそれぞれ接続されている状態を示机
この時の接続（よ 例えばパルスツール５１等を用い
瞬間的に温度を上１／はんだ層をリフローさせて接続さ
せる。また 積層した各ＬＳＩチップのリードのフォー
ミングもリード自体が薄くて柔らかいので簡単に各々の
形状にフォーミングできる。な抵 この接続の前にアウ
タリード８ ａ， ８ ｂ， ８．ｃ， ８ ｄのフォ
ーミング処理を行なわなくて耘 単にフィルムキャリア
１から切断した状態に（リードがチップ面と同一方向に
導出した状態）にしておき、回路基板３０に各チップを
搭載するときに例えばパルスツール５１でリードを押え
ることにより、各チップのリードは第３図のようにフォ
ーミングすることも可能である。
な叙 各ＬＳＩチップ２の共通端子から導出されたリー
ド５′は同一位置で重なった状態で回路基板の電極に一
括接続される。このようにして、 ＬＳＩチップをそれ
ぞれ実装した極めて薄い複数のＴＡＢパッケージを、容
昌かつ高密度に回路基板上に積層形成できも そして、
各チップの共通端子を除いて、非共通端子（アウタリー
ド）（友 回路基板上の異なる位置に導出することが
できも さら番ζ アウタリード！ＬＴＡＢパッケージ
作成時に完成されており、回路基板への実装時に何ら余
分な加工を施したり、他の部材を用いる等の手間は全く
なｌ，％ 第３，第４図の例において、チップを半導
体メモリチップとすると、先ず、チップＡに対して信号
の入出力を行う場合は リード８ａに指令信号を人力す
る。これによりチップＡに対してのみ信号の人力が可能
となる。同じようにたとえばチップＤに対して信号の入
出力を行う場合法リード８ｄにより指令信号を入力する
。この様くチップ選択端子であるリード８８〜８ｄを用
いて、各積層チップを自由に選択することができる。た
とえばチップとして２５６κＤ−ＲＡＭ， Ｉ ＭＤＲ
ＡＭ， ４． ＪＲＡＭを用℃（ 第３図，第４図の構
成を用いて４個積層すると、それぞれＩ Ｍ， ４ Ｍ
． ＩＢＭのＤＲＡＭ容量を有するメモリ実装体を得る
ことができる。そしてこの実装体（よ １個当り約４４
５μｍ程度の厚さのＴＡＢパッケージそのものの直接積
層であり、全体としても極めて小型，薄型化されたもの
となり、面積も一個分ですむ。な叙 メモリチップとし
てはＤＲＡＭに限らずＳＲＡＭ， ＲＯＭ等のものにも
適用できるととも鳳 メモリチップ以外にも本発明は適
用できることは当然である。そして、本発明における積
層数は４個に限らず、 ２層からそれ以上任意の層数の
積層が可能となる。
ド５′は同一位置で重なった状態で回路基板の電極に一
括接続される。このようにして、 ＬＳＩチップをそれ
ぞれ実装した極めて薄い複数のＴＡＢパッケージを、容
昌かつ高密度に回路基板上に積層形成できも そして、
各チップの共通端子を除いて、非共通端子（アウタリー
ド）（友 回路基板上の異なる位置に導出することが
できも さら番ζ アウタリード！ＬＴＡＢパッケージ
作成時に完成されており、回路基板への実装時に何ら余
分な加工を施したり、他の部材を用いる等の手間は全く
なｌ，％ 第３，第４図の例において、チップを半導
体メモリチップとすると、先ず、チップＡに対して信号
の入出力を行う場合は リード８ａに指令信号を人力す
る。これによりチップＡに対してのみ信号の人力が可能
となる。同じようにたとえばチップＤに対して信号の入
出力を行う場合法リード８ｄにより指令信号を入力する
。この様くチップ選択端子であるリード８８〜８ｄを用
いて、各積層チップを自由に選択することができる。た
とえばチップとして２５６κＤ−ＲＡＭ， Ｉ ＭＤＲ
ＡＭ， ４． ＪＲＡＭを用℃（ 第３図，第４図の構
成を用いて４個積層すると、それぞれＩ Ｍ， ４ Ｍ
． ＩＢＭのＤＲＡＭ容量を有するメモリ実装体を得る
ことができる。そしてこの実装体（よ １個当り約４４
５μｍ程度の厚さのＴＡＢパッケージそのものの直接積
層であり、全体としても極めて小型，薄型化されたもの
となり、面積も一個分ですむ。な叙 メモリチップとし
てはＤＲＡＭに限らずＳＲＡＭ， ＲＯＭ等のものにも
適用できるととも鳳 メモリチップ以外にも本発明は適
用できることは当然である。そして、本発明における積
層数は４個に限らず、 ２層からそれ以上任意の層数の
積層が可能となる。
発明の効果
以上の説明から明らかなよう！ミ 本発明は容易に半導
体チップを回路基板上に積層でき、そのリード端子の回
路基板への接続も簡単に行なえる。
体チップを回路基板上に積層でき、そのリード端子の回
路基板への接続も簡単に行なえる。
本発明のパッケージはＴＡＢ技術を用いているので、一
本のインナリードから分離して複数のアウタリードを微
細ピッチで形成することができ、かつ不必要なリードを
簡単に切断できる。また本発明で｛友 多数のチップを
搭載しても少なくともｌチップ分の実装面積で処理がで
きるたム 著しく実装密度が向上できる効果があり、工
業的に極めて有用である。
本のインナリードから分離して複数のアウタリードを微
細ピッチで形成することができ、かつ不必要なリードを
簡単に切断できる。また本発明で｛友 多数のチップを
搭載しても少なくともｌチップ分の実装面積で処理がで
きるたム 著しく実装密度が向上できる効果があり、工
業的に極めて有用である。
第１図は本発明の実施例における半導体装置の構成の一
部であるＴＡＢパッケージの平面＠ 第２図（ａ）〜（
ｄ）は積層するＬＳＩチップを実装したＴＡＢパッケー
ジを各層毎の所定形状に切断した状態を示す平面は 第
３図はそれぞれＬＳＩチップを実装したＴＡＢパッケー
ジを積層した実装状態を示す断面＠ 第４図は同パッケ
ージの要部斜視医 第５図は従来の高密度実装した半導
体装置の断面図である。 ｌ・・・・樹脂フィルベ ２・・・・ＬＳＩチップ、
５．７・・・・インナリード、 ６，１０．３１・・・
・電楓 ５′，８ａ〜８ｈ・・・・アウタリード、 ９
・・・・孔３０・・・・回路基坂５０・・・・ガイドピ
ン。 代理人の氏名 弁理士 粟野重孝 ほか１名１３一 第 因 （Ｃ） （ｄ）
部であるＴＡＢパッケージの平面＠ 第２図（ａ）〜（
ｄ）は積層するＬＳＩチップを実装したＴＡＢパッケー
ジを各層毎の所定形状に切断した状態を示す平面は 第
３図はそれぞれＬＳＩチップを実装したＴＡＢパッケー
ジを積層した実装状態を示す断面＠ 第４図は同パッケ
ージの要部斜視医 第５図は従来の高密度実装した半導
体装置の断面図である。 ｌ・・・・樹脂フィルベ ２・・・・ＬＳＩチップ、
５．７・・・・インナリード、 ６，１０．３１・・・
・電楓 ５′，８ａ〜８ｈ・・・・アウタリード、 ９
・・・・孔３０・・・・回路基坂５０・・・・ガイドピ
ン。 代理人の氏名 弁理士 粟野重孝 ほか１名１３一 第 因 （Ｃ） （ｄ）
Claims (5)
- （１）半導体チップの電極端子に接続されたインナリー
ドにつながったアウタリード領域で前記アウタリードが
複数本に分離され、前記半導体チップを実装したＴＡＢ
パッケージが複数段に積層され、各積層段毎に前記複数
本に分離されたリードは少なくとも一本が残され、他の
リードが所定本数切断され、前記積層されたＴＡＢパッ
ケージが回路基板上に搭載されたことを特徴とする積層
型半導体実装体。 - （２）１本のインナリードから導出され、アウタリード
領域で分離されるリードの数は半導体チップの積層数の
数と同じであることを特徴とする特許請求の範囲第１項
記載の積層型半導体実装体。 - （３）半導体チップから導出されたアウタリードの導出
位置が各積層パッケージ毎に異なることを特徴とする特
許請求の範囲第１項記載の積層型半導体実装体。 - （４）アウタリード近傍の樹脂テープに孔を設け、前記
孔にガイドピンを挿入しＴＡＢパッケージを積層する時
の各パッケージ間のアウタリードの位置決めとすること
を特徴とする特許請求の範囲第１項記載の積層型半導体
実装体。 - （５）半導体チップがメモリチップであり、複数本に分
離されたリードがチップ選択指令信号の印加端子である
ことを特徴とする特許請求の範囲第１項記載の積層型半
導体実装体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013875A JPH02290048A (ja) | 1989-02-15 | 1990-01-24 | 積層型半導体の実装方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3682289 | 1989-02-15 | ||
| JP1-36822 | 1989-02-15 | ||
| JP2013875A JPH02290048A (ja) | 1989-02-15 | 1990-01-24 | 積層型半導体の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02290048A true JPH02290048A (ja) | 1990-11-29 |
| JPH0514427B2 JPH0514427B2 (ja) | 1993-02-25 |
Family
ID=26349731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013875A Granted JPH02290048A (ja) | 1989-02-15 | 1990-01-24 | 積層型半導体の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02290048A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0320051A (ja) * | 1989-03-20 | 1991-01-29 | Seiko Epson Corp | 半導体装置 |
| JPH0531257U (ja) * | 1991-09-30 | 1993-04-23 | 船井電機株式会社 | 半導体の実装構造 |
| US6740981B2 (en) | 2000-03-27 | 2004-05-25 | Kabushiki Kaisha, Toshiba | Semiconductor device including memory unit and semiconductor module including memory units |
| US7466577B2 (en) | 2005-03-30 | 2008-12-16 | Hitachi, Ltd., Intellectual Property Group | Semiconductor storage device having a plurality of stacked memory chips |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481348A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Maxell | Manufacture of semiconductor device |
| JPH01184860A (ja) * | 1988-01-13 | 1989-07-24 | Hitachi Maxell Ltd | 半導体装置の製造方法 |
-
1990
- 1990-01-24 JP JP2013875A patent/JPH02290048A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481348A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Maxell | Manufacture of semiconductor device |
| JPH01184860A (ja) * | 1988-01-13 | 1989-07-24 | Hitachi Maxell Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0320051A (ja) * | 1989-03-20 | 1991-01-29 | Seiko Epson Corp | 半導体装置 |
| JPH0531257U (ja) * | 1991-09-30 | 1993-04-23 | 船井電機株式会社 | 半導体の実装構造 |
| US6740981B2 (en) | 2000-03-27 | 2004-05-25 | Kabushiki Kaisha, Toshiba | Semiconductor device including memory unit and semiconductor module including memory units |
| US7466577B2 (en) | 2005-03-30 | 2008-12-16 | Hitachi, Ltd., Intellectual Property Group | Semiconductor storage device having a plurality of stacked memory chips |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514427B2 (ja) | 1993-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6589810B1 (en) | BGA package and method of fabrication | |
| US4996583A (en) | Stack type semiconductor package | |
| KR100319608B1 (ko) | 적층형 반도체 패키지 및 그 제조방법 | |
| US6028352A (en) | IC stack utilizing secondary leadframes | |
| US8053880B2 (en) | Stacked, interconnected semiconductor package | |
| US8785245B2 (en) | Method of manufacturing stack type semiconductor package | |
| US8110439B2 (en) | Method of stacking and interconnecting semiconductor packages via electrical connectors extending between adjoining semiconductor packages | |
| US6552416B1 (en) | Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring | |
| US8653653B2 (en) | High density three dimensional semiconductor die package | |
| US20070262434A1 (en) | Interconnected ic packages with vertical smt pads | |
| JP2002009236A (ja) | 多層半導体装置及びその製造方法 | |
| JPH1065096A (ja) | 積層型半導体パッケージ及びその製造方法 | |
| US9209159B2 (en) | Hidden plating traces | |
| US6791166B1 (en) | Stackable lead frame package using exposed internal lead traces | |
| US20090179318A1 (en) | Multi-channel stackable semiconductor device and method for fabricating the same, and stacking substrate applied to the semiconductor device | |
| CN218414563U (zh) | 封装结构、线路板及电子设备 | |
| JPH0514427B2 (ja) | ||
| JPH06342874A (ja) | 高集積半導体装置 | |
| JPS63136642A (ja) | 二層式半導体集積回路 | |
| JPH02229461A (ja) | 半導体装置 | |
| JPS58178544A (ja) | リ−ドフレ−ム | |
| JPH0719165Y2 (ja) | マルチチップ構造 | |
| JP2685534B2 (ja) | フィルムキャリヤ | |
| KR20050059791A (ko) | 적층패키지의 제조방법 | |
| JP4819398B2 (ja) | 電子モジュール |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |