JPH01187655A - メモリチェック方式 - Google Patents
メモリチェック方式Info
- Publication number
- JPH01187655A JPH01187655A JP63010690A JP1069088A JPH01187655A JP H01187655 A JPH01187655 A JP H01187655A JP 63010690 A JP63010690 A JP 63010690A JP 1069088 A JP1069088 A JP 1069088A JP H01187655 A JPH01187655 A JP H01187655A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory check
- check
- program
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特にパーソナルコンピュータや、ワ〜クステ
ーシ嘗ンのメモリシステムに好適な、メモリチェック方
法忙関する。
ーシ嘗ンのメモリシステムに好適な、メモリチェック方
法忙関する。
パーソナルコンビエータなどの情報機器は、メモリ素子
が高集積になるにつれ、年々その容量が増大しつつある
。最近では標準構成として１〜２ＭＢ、最大構成で８〜
１（ＳＭＢといったところが一般的である。
が高集積になるにつれ、年々その容量が増大しつつある
。最近では標準構成として１〜２ＭＢ、最大構成で８〜
１（ＳＭＢといったところが一般的である。
一方のメモリ素子は、 ６４Ｋｂから２５６Ｋｂ、最近
ではＩＭｂが標準になりつつあり、近い将来は４Ｍｂの
素子が主流罠なると予想されている。このような大集積
化の中で、メモリ素子の信頼性は、以前にも増して高い
ものが要求されている。
ではＩＭｂが標準になりつつあり、近い将来は４Ｍｂの
素子が主流罠なると予想されている。このような大集積
化の中で、メモリ素子の信頼性は、以前にも増して高い
ものが要求されている。
メモリの故障には、大きく分けて２種類があり、１つは
ハード的な故障（以下ハードエラーと略す）であり、も
う１つはα線によるソフトエラーである。ハードエラー
の原因としては、酸化膜のピンホール、異物による層間
シ諺−ト、フォトレジスト不良、メタライズ不良、素子
破壊などがあり、およそ２０〜５０ＦＩＴ （Ｉ ＦＴ
Ｔとは１０ｈｒに１回の故障が発生する確率である）の
割で市場で発生していることが報告されている。（日立
製作所発行「日立ＩＣメモリデータブック」（昭和６２
年３月販）ｐ、ｐ・３１） このようなメモリのハード故障を検出するため、パーソ
ナルコンビエータなどでは、その電源投入時にメモリチ
ェックを行なうのが一般的である。
ハード的な故障（以下ハードエラーと略す）であり、も
う１つはα線によるソフトエラーである。ハードエラー
の原因としては、酸化膜のピンホール、異物による層間
シ諺−ト、フォトレジスト不良、メタライズ不良、素子
破壊などがあり、およそ２０〜５０ＦＩＴ （Ｉ ＦＴ
Ｔとは１０ｈｒに１回の故障が発生する確率である）の
割で市場で発生していることが報告されている。（日立
製作所発行「日立ＩＣメモリデータブック」（昭和６２
年３月販）ｐ、ｐ・３１） このようなメモリのハード故障を検出するため、パーソ
ナルコンビエータなどでは、その電源投入時にメモリチ
ェックを行なうのが一般的である。
第３図はパーソナルコンピュータのメモリ釦関連する部
分のブロック図であり、１はＣＰＵ、２はＣＰＵ１のア
ドレスバス、３は同じ（ＣＰＵ１のデータバス、４はメ
モ９．５は立上げ時のプログラムが格納されているＲＯ
Ｍである。また、６はメモ９読出し信号、７はメモリ書
込み信号である。
分のブロック図であり、１はＣＰＵ、２はＣＰＵ１のア
ドレスバス、３は同じ（ＣＰＵ１のデータバス、４はメ
モ９．５は立上げ時のプログラムが格納されているＲＯ
Ｍである。また、６はメモ９読出し信号、７はメモリ書
込み信号である。
電源投入後は、ＣＰＵ１はＲＯＭ５の特定のアドレスか
ら命令の売行を開始する。モしてい（つかの初期設定を
経過した後、メモリチェックプログラムを実行する。第
４図はメモリチェックプログラムの一例である。今、メ
モ９４がアドレス００００００Ｈ〜３Ｆ Ｆ’ＦＦＦ
Ｈ（ＨはＨＥＸの略で１６進数を表す）の、ａＭｆ３あ
るとする。プログラムは、アドレス００００００Ｈから
１バイトずつ任意のデータをメモ９書込み信号７によっ
てメモリ４に書込みを行ない（１１２）、次にメモリ読
出し信号６によって１出したデータ（１１３）が書込み
データと等しくζか−をチエツクする（１１４）。そし
てメモリ４の最終アドレスである３Ｆ ＦＦＦＰ Ｈ４
Ｃ達するとメモリチェックを終了する（１１ （５）。
ら命令の売行を開始する。モしてい（つかの初期設定を
経過した後、メモリチェックプログラムを実行する。第
４図はメモリチェックプログラムの一例である。今、メ
モ９４がアドレス００００００Ｈ〜３Ｆ Ｆ’ＦＦＦ
Ｈ（ＨはＨＥＸの略で１６進数を表す）の、ａＭｆ３あ
るとする。プログラムは、アドレス００００００Ｈから
１バイトずつ任意のデータをメモ９書込み信号７によっ
てメモリ４に書込みを行ない（１１２）、次にメモリ読
出し信号６によって１出したデータ（１１３）が書込み
データと等しくζか−をチエツクする（１１４）。そし
てメモリ４の最終アドレスである３Ｆ ＦＦＦＰ Ｈ４
Ｃ達するとメモリチェックを終了する（１１ （５）。
また、アクセスデータを２〜３種用意して、第４図のフ
ローを繰り返す場合もある。
ローを繰り返す場合もある。
以上述べたメモリチェックでは、例えば１回のメモリ４
へのアクセスに５００ｒＳかかるとすると、書込みと読
出しの２回のアクセスが必要なため、４１９４３０４（
＝４Ｍ）Ｘ５００Ｘ２＋４２秒かかることになり、さら
にメモリチェックプログラム自身の実行時間や、アクセ
スデータをい（っか変えた場合の複数回ループの時間な
どのためにメモリチェックに数十秒かかってしまう。
へのアクセスに５００ｒＳかかるとすると、書込みと読
出しの２回のアクセスが必要なため、４１９４３０４（
＝４Ｍ）Ｘ５００Ｘ２＋４２秒かかることになり、さら
にメモリチェックプログラム自身の実行時間や、アクセ
スデータをい（っか変えた場合の複数回ループの時間な
どのためにメモリチェックに数十秒かかってしまう。
さらに、第４図の制御フローでは、アドレスの故障九対
しての検出能力が低い。例え＆’４０００００３Ｈへの
アクセスが故障によって０００００２）１へ行なわれた
場合、単に書込んで読出し比較するだけなので、検出す
ることができない。このような問題を傳決するメモリチ
ェックのアドレスパターンとして、例工ばマーチングパ
ターンテスト法がある。
しての検出能力が低い。例え＆’４０００００３Ｈへの
アクセスが故障によって０００００２）１へ行なわれた
場合、単に書込んで読出し比較するだけなので、検出す
ることができない。このような問題を傳決するメモリチ
ェックのアドレスパターンとして、例工ばマーチングパ
ターンテスト法がある。
第５図はこの制御フローの一例であり、あるアドレスの
あるビットのテストに５回のメモリアクセスが必要であ
る（１１７，１２０，１２２，１２６，１２８）。８ピ
ツトの場合では、メモリ４の容量を４ＭＢとすると、４
１９４３０４ ｘ ５００ ｘ ４ ｘ ８ ＝ ６７
秒ものメモリアクセス時間が必要である。もちろんプロ
グラムの実行時間も加えなければいけないから、実際の
メモリチェック忙は数分かかることＫなる。
あるビットのテストに５回のメモリアクセスが必要であ
る（１１７，１２０，１２２，１２６，１２８）。８ピ
ツトの場合では、メモリ４の容量を４ＭＢとすると、４
１９４３０４ ｘ ５００ ｘ ４ ｘ ８ ＝ ６７
秒ものメモリアクセス時間が必要である。もちろんプロ
グラムの実行時間も加えなければいけないから、実際の
メモリチェック忙は数分かかることＫなる。
しかしながら、パーソナルコンビエータなどのユーザは
、電源投入と同時に使いたいという要求が強く、初期設
定やメモリチェックに要する時間をなるべく短縮して欲
しいとのクレームが強く言われている。
、電源投入と同時に使いたいという要求が強く、初期設
定やメモリチェックに要する時間をなるべく短縮して欲
しいとのクレームが強く言われている。
これを解決する一つの手法として、特開昭第６２−４９
４２７号公報では、電源投入時に必要最小限のアドレス
範囲のメモリ４についてのみチエツクし、残りの部分は
、システムが立上った後のユーザの身−入力待の合い間
に行なうという方法が述べられている。この方法では、
見かげ上のシステムの立上げ時間は短縮されるが、大き
なプログラムはメモリチェックが全て完了するまでは実
行できないなど、本質的な解決゛には致っていない。
４２７号公報では、電源投入時に必要最小限のアドレス
範囲のメモリ４についてのみチエツクし、残りの部分は
、システムが立上った後のユーザの身−入力待の合い間
に行なうという方法が述べられている。この方法では、
見かげ上のシステムの立上げ時間は短縮されるが、大き
なプログラムはメモリチェックが全て完了するまでは実
行できないなど、本質的な解決゛には致っていない。
本発明の目的は、メモリチェックの信頼性を落とす二と
なく、メモリチェック自身の時間を短縮したメモリチェ
ック方法を提供することにある。
なく、メモリチェック自身の時間を短縮したメモリチェ
ック方法を提供することにある。
上記目的は、パーソナルコンビエータなどの情報機器釦
は必ず電池バックアップされたカレンダタイマ回路が存
在すること、また、メモリ素子自体の故障も２０〜５ｏ
ＦＩＴと低いことに着目し、このカレンダタイマ回路か
ら読出して得られる日付、曜日、時間などの情報をもと
に、チエツクすべきメ（−！１４７）７ドレス範囲を縮
少したり、テストするデータビットを選択して、立上げ
ごとのチエツクする量を減少させることにより達成され
る。
は必ず電池バックアップされたカレンダタイマ回路が存
在すること、また、メモリ素子自体の故障も２０〜５ｏ
ＦＩＴと低いことに着目し、このカレンダタイマ回路か
ら読出して得られる日付、曜日、時間などの情報をもと
に、チエツクすべきメ（−！１４７）７ドレス範囲を縮
少したり、テストするデータビットを選択して、立上げ
ごとのチエツクする量を減少させることにより達成され
る。
これらの曜日などを保持するカレンダタイマ回扁は、リ
チウム電池などＫよって電源切断時も動作しており、Ｃ
ＰＵ１からの読出しによって、曜日や月に対応したデー
タが得られるものである。
チウム電池などＫよって電源切断時も動作しており、Ｃ
ＰＵ１からの読出しによって、曜日や月に対応したデー
タが得られるものである。
そして、例えば、実際の業務が月曜から金曜九行なわれ
るのが一般的なことに注目し、それぞれの曜日にチエツ
クすべきデータビットを割当てる方法が考えられる。月
曜は週の初めであるから全ビット、火曜はピットロ１１
．水曜はビット２１３．木曜はピッ） ４，５．金曜は
ビット６．７とすれば、日常の業務を行なっているうち
に、週単位で見るとどのビットも抜けなくチエツクでき
、かつ、それぞれの立上げに要する時間は、８ビツトの
うち２ビツトのみチエツクするだけなので４分の１に短
縮できる。
るのが一般的なことに注目し、それぞれの曜日にチエツ
クすべきデータビットを割当てる方法が考えられる。月
曜は週の初めであるから全ビット、火曜はピットロ１１
．水曜はビット２１３．木曜はピッ） ４，５．金曜は
ビット６．７とすれば、日常の業務を行なっているうち
に、週単位で見るとどのビットも抜けなくチエツクでき
、かつ、それぞれの立上げに要する時間は、８ビツトの
うち２ビツトのみチエツクするだけなので４分の１に短
縮できる。
以下、本発明の一実施例を、第１図、及び第２図により
説明する。
説明する。
第２図はハードウェアの構成を示した例であり、従来例
を示す第３図に対し、カレンダクロック回路８が付加さ
れているのが特徴である。９は、周一機器であるカレン
ダクロック回路からデータの読出しを行なうための、Ｉ
１０読出し信号を示す。
を示す第３図に対し、カレンダクロック回路８が付加さ
れているのが特徴である。９は、周一機器であるカレン
ダクロック回路からデータの読出しを行なうための、Ｉ
１０読出し信号を示す。
１０は電源切断時にカレンダクロック回路８の内容を保
持するとともに、動作を継続させるための電池である。
持するとともに、動作を継続させるための電池である。
第１図は、本発明のメモリチェックの方式を実現するた
めの、ＲＯＭ５に格納されたプログラムの制御フローの
一例である。まず初めに、 Ｉ１０読出し信号９を用い
てカレンダタイマ回路８から曜日情報を読出す（１０１
）。この内容を、１０２〜１０５忙て判定し、それぞれ
の曜日に対応したメモリビットのチエツクる行なう（１
０６〜１１０）。メモリのチエツクは、第５図に示した
マーチングパターン方式などが考えられる。
めの、ＲＯＭ５に格納されたプログラムの制御フローの
一例である。まず初めに、 Ｉ１０読出し信号９を用い
てカレンダタイマ回路８から曜日情報を読出す（１０１
）。この内容を、１０２〜１０５忙て判定し、それぞれ
の曜日に対応したメモリビットのチエツクる行なう（１
０６〜１１０）。メモリのチエツクは、第５図に示した
マーチングパターン方式などが考えられる。
本発明は、このほかにも様々な応用が考えられる。まず
、カレンダタイマ回路８の代表的ＩＣである日立製作新
製のＨＤ１４６８１８を例にとると、曜日の他に年、月
、日、時、分、秒などの情報を読出すことができる。ま
た、メモリチェックの方法にも、第４図に示した単純な
書込み／続出し方式、ＪＥ５図のマーチングパターン方
式の他に、チエッカ−フラグ方式、ストライプノ曵ター
ン方式、ギヤロッピング方式、フォーキング方式などの
各種アドレスパターンが知られており、これらを組合わ
せることで様々なメモリテストを行なうことができる。
、カレンダタイマ回路８の代表的ＩＣである日立製作新
製のＨＤ１４６８１８を例にとると、曜日の他に年、月
、日、時、分、秒などの情報を読出すことができる。ま
た、メモリチェックの方法にも、第４図に示した単純な
書込み／続出し方式、ＪＥ５図のマーチングパターン方
式の他に、チエッカ−フラグ方式、ストライプノ曵ター
ン方式、ギヤロッピング方式、フォーキング方式などの
各種アドレスパターンが知られており、これらを組合わ
せることで様々なメモリテストを行なうことができる。
さらに、パリティやＥＣＣなどの冗長ビットをメモ９４
に付加したメモリシステムでは、これら冗長ピットを任
意に反転させて擬似的に障害を発生させる機能を持たせ
る場合があるが、カレンダタイマ回路８の内容で、障害
を発生させるビットや、方法などを選択してもよい。
に付加したメモリシステムでは、これら冗長ピットを任
意に反転させて擬似的に障害を発生させる機能を持たせ
る場合があるが、カレンダタイマ回路８の内容で、障害
を発生させるビットや、方法などを選択してもよい。
また、１日の最初に電源を投入した時のみメモリチェッ
クを行ない、２回目以降は省略するという方法も考えら
れる。
クを行ない、２回目以降は省略するという方法も考えら
れる。
本発明によれば、メモリチェックの信頼性を落とすこと
なく、メモリチェックの著しく短縮できるという効果が
あり、システムの電源投入時などにユーザを待たせるこ
とがな（なる。
なく、メモリチェックの著しく短縮できるという効果が
あり、システムの電源投入時などにユーザを待たせるこ
とがな（なる。
第１図は本発明の一実施例を示すフローチャート、第２
図は本発明の一実施例を示すブロック図、第３図は従来
例のブロック図、第４図は簡単な書込み／読出しによる
メモリチェックのフローチャート、第５図はマーチング
パターン方式によるメモリチェックのフローチャートで
ある。 １・−ＣＰＵ、２・・・アドレスバス、３・・・データ
バス、４・・・メモリ、５・・・ＲＯＭ、６・・・メモ
リ読出し信号、７・・・メモ９書込み信号、８・・・カ
レンダクロック回路、９・・・エル読出し信号、１ｏ・
・・電池。 代理人弁理士 小 川 勝 男名 １ 回 第 ２ Ｍ 第 ３ 回 第 ４− 園
図は本発明の一実施例を示すブロック図、第３図は従来
例のブロック図、第４図は簡単な書込み／読出しによる
メモリチェックのフローチャート、第５図はマーチング
パターン方式によるメモリチェックのフローチャートで
ある。 １・−ＣＰＵ、２・・・アドレスバス、３・・・データ
バス、４・・・メモリ、５・・・ＲＯＭ、６・・・メモ
リ読出し信号、７・・・メモ９書込み信号、８・・・カ
レンダクロック回路、９・・・エル読出し信号、１ｏ・
・・電池。 代理人弁理士 小 川 勝 男名 １ 回 第 ２ Ｍ 第 ３ 回 第 ４− 園
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵと、前記ＣＰＵが電流投入時に実行するプロ
グラムを格納したＲＯＭと、書込み可能なメモリと、電
池によって内容を保持されたカレンダタイマ回路を備え
た情報処理装置において、 前記ＲＯＭ内プログラムにて前記カレンダタイマ回路の
内容を読出し、この内容に基づいて、前記ＲＯＭ内プロ
グラムは、前記メモリのメモリチェックの方式を選択、
実行することを特徴とするメモリチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010690A JPH01187655A (ja) | 1988-01-22 | 1988-01-22 | メモリチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010690A JPH01187655A (ja) | 1988-01-22 | 1988-01-22 | メモリチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187655A true JPH01187655A (ja) | 1989-07-27 |
Family
ID=11757276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63010690A Pending JPH01187655A (ja) | 1988-01-22 | 1988-01-22 | メモリチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01187655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009282721A (ja) * | 2008-05-21 | 2009-12-03 | Nec Electronics Corp | メモリコントローラ、メモリコントロールシステム及びメモリ遅延量制御方法 |
| JP2012003505A (ja) * | 2010-06-16 | 2012-01-05 | Sharp Corp | メモリチェック方法および画像処理装置 |
-
1988
- 1988-01-22 JP JP63010690A patent/JPH01187655A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009282721A (ja) * | 2008-05-21 | 2009-12-03 | Nec Electronics Corp | メモリコントローラ、メモリコントロールシステム及びメモリ遅延量制御方法 |
| JP2012003505A (ja) * | 2010-06-16 | 2012-01-05 | Sharp Corp | メモリチェック方法および画像処理装置 |
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