JPH0512796B2 - - Google Patents
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- Publication number
- JPH0512796B2 JPH0512796B2 JP57207509A JP20750982A JPH0512796B2 JP H0512796 B2 JPH0512796 B2 JP H0512796B2 JP 57207509 A JP57207509 A JP 57207509A JP 20750982 A JP20750982 A JP 20750982A JP H0512796 B2 JPH0512796 B2 JP H0512796B2
- Authority
- JP
- Japan
- Prior art keywords
- strobe signal
- address strobe
- output
- column address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、半導体記憶装置に関し、特にいわゆ
るニブルモード（Nibble Mode）機能付のダイ
ナミツクランダムアクセスメモリにおいて、ニブ
ルモード動作時にニブルサイクル時間を長くする
ことなく出力データのホールド時間を長くできる
ようにした半導体記憶装置に関する。
るニブルモード（Nibble Mode）機能付のダイ
ナミツクランダムアクセスメモリにおいて、ニブ
ルモード動作時にニブルサイクル時間を長くする
ことなく出力データのホールド時間を長くできる
ようにした半導体記憶装置に関する。
(2) 技術の背景
最近、画像メモリ等としていわゆるニブルモー
ド機能付の半導体記憶装置が用いられている。ニ
ブルモードは、行アドレスストローブ信号及び列
アドレスストローブ信号に応じて入力行アドレス
信号を読取つた後、列アドレスストローブ信号を
所定周期で変化させることにより複数アドレスの
データを高速度で読出すことができるようにした
ものである。
ド機能付の半導体記憶装置が用いられている。ニ
ブルモードは、行アドレスストローブ信号及び列
アドレスストローブ信号に応じて入力行アドレス
信号を読取つた後、列アドレスストローブ信号を
所定周期で変化させることにより複数アドレスの
データを高速度で読出すことができるようにした
ものである。
(3) 従来技術と問題点
第１図は、従来形の半導体記憶装置におけるニ
ブルモード動作時のタイムチヤートである。すな
わち、従来形の半導体記憶装置においては、行ア
ドレスストローブ信号の立下がりで行アド
レス信号を取込み行系内部回路が活性化された
後、列アドレスストローブ信号が最初に立
下がつた時点で列アドレス信号を取込み列系内部
回路及び出力系内部回路が活性化されて出力端子
DOUTに最初のデータDATA０が出力される。そ
して、この出力データDATA０は列アドレスス
トローブ信号の立上がりで出力系内部回路
のみが非活性化される事によりリセツトされる。
行アドレスストローブ信号が低レベルに保
持されたままで次に再び列アドレスストローブ信
号が立下がると再び出力系内部回路が活性
化され次の番地の出力データDATA１が所定の
アクセスタイムtNCAC後に出力端子DOUTから出力さ
れる。そして、この出力データDATA１は列ア
ドレスストローブ信号が再び立上がることにより
リセツトされる。このようにして、列アドレスス
トローブ信号を順次オンオフさせることにより複
数アドレスのデータを高速度で順次出力すること
ができる。そして、行アドレスストローブ信号
RASが立下がつてから最初のデータDATA０が
出力されが立上がり再びが立下がるま
での通常のサイクルタイムは約2000osであるのに
対し、ニブル動作中における列アドレスストロー
ブ信号の周期すなわちニブルサイクルタイムtNC
は約60os程度となるため、ニブルモードを用いる
ことにより通常の約1/3のサイクルタイムでデー
タ読取りを行なうことが可能となる。
ブルモード動作時のタイムチヤートである。すな
わち、従来形の半導体記憶装置においては、行ア
ドレスストローブ信号の立下がりで行アド
レス信号を取込み行系内部回路が活性化された
後、列アドレスストローブ信号が最初に立
下がつた時点で列アドレス信号を取込み列系内部
回路及び出力系内部回路が活性化されて出力端子
DOUTに最初のデータDATA０が出力される。そ
して、この出力データDATA０は列アドレスス
トローブ信号の立上がりで出力系内部回路
のみが非活性化される事によりリセツトされる。
行アドレスストローブ信号が低レベルに保
持されたままで次に再び列アドレスストローブ信
号が立下がると再び出力系内部回路が活性
化され次の番地の出力データDATA１が所定の
アクセスタイムtNCAC後に出力端子DOUTから出力さ
れる。そして、この出力データDATA１は列ア
ドレスストローブ信号が再び立上がることにより
リセツトされる。このようにして、列アドレスス
トローブ信号を順次オンオフさせることにより複
数アドレスのデータを高速度で順次出力すること
ができる。そして、行アドレスストローブ信号
RASが立下がつてから最初のデータDATA０が
出力されが立上がり再びが立下がるま
での通常のサイクルタイムは約2000osであるのに
対し、ニブル動作中における列アドレスストロー
ブ信号の周期すなわちニブルサイクルタイムtNC
は約60os程度となるため、ニブルモードを用いる
ことにより通常の約1/3のサイクルタイムでデー
タ読取りを行なうことが可能となる。
しかしながら、前記従来形においては、列アド
レスストローブ信号が低レベルの時間tNCAS
がニブルサイクルタイムtNCの半分の30os程度と短
く、かつ列アドレスストローブ信号が立下
がつてからデータが出力されるまでの時間すなわ
ちニブルモードアクセスタイムtNCACがかなり長
いため、出力端子にデータが出力されている時間
tDOH、すなわち出力データのホールド時間がかな
り短くなり外部回路でこの出力データを読取るこ
とがかなり困難となり、時として読取りエラーを
発生するという不都合があつた。
レスストローブ信号が低レベルの時間tNCAS
がニブルサイクルタイムtNCの半分の30os程度と短
く、かつ列アドレスストローブ信号が立下
がつてからデータが出力されるまでの時間すなわ
ちニブルモードアクセスタイムtNCACがかなり長
いため、出力端子にデータが出力されている時間
tDOH、すなわち出力データのホールド時間がかな
り短くなり外部回路でこの出力データを読取るこ
とがかなり困難となり、時として読取りエラーを
発生するという不都合があつた。
(4) 発明の目的
本発明の目的は、前述の従来形における問題点
に鑑み、ニブルモード機能付の半導体記憶装置に
おいて、列アドレスストローブ信号の立下がりで
出力系内部回路を活性化して出力データが出力さ
れた後列アドレスストローブ信号の次の立下がり
時点まで該出力データをホールドするという構想
に基づき、ニブルモード動作時にニブルサイクル
タイムを長くすることなく出力データのホールド
時間を長くし、それによりデータの読取りエラー
を除去して半導体記憶装置の信頼性を向上するこ
とにある。
に鑑み、ニブルモード機能付の半導体記憶装置に
おいて、列アドレスストローブ信号の立下がりで
出力系内部回路を活性化して出力データが出力さ
れた後列アドレスストローブ信号の次の立下がり
時点まで該出力データをホールドするという構想
に基づき、ニブルモード動作時にニブルサイクル
タイムを長くすることなく出力データのホールド
時間を長くし、それによりデータの読取りエラー
を除去して半導体記憶装置の信頼性を向上するこ
とにある。
(5) 発明の構成
そしてこの目的は、行アドレスストローブ信号
及び列アドレスストローブ信号に応答して入力ア
ドレス信号を読取つた後、列アドレスストローブ
信号を第１のレベルと第２のレベルとの間でくり
返し変化させることにより、複数アドレスのデー
タを順次出力するニブルモード機能付の半導体記
憶装置であつて、該ニブルモード中の全てのデー
タ出力動作は、列アドレスストローブ信号が第１
のレベルから第２のレベルに変化した時点で出力
系内部回路を活性化し、かつ該列アドレスストロ
ーブ信号が次のサイクルで再び第１のレベルから
第２のレベルに変化する時点まで出力データをホ
ールドするように行うことを特徴とする半導体記
憶装置を提供することによつて達成される。
及び列アドレスストローブ信号に応答して入力ア
ドレス信号を読取つた後、列アドレスストローブ
信号を第１のレベルと第２のレベルとの間でくり
返し変化させることにより、複数アドレスのデー
タを順次出力するニブルモード機能付の半導体記
憶装置であつて、該ニブルモード中の全てのデー
タ出力動作は、列アドレスストローブ信号が第１
のレベルから第２のレベルに変化した時点で出力
系内部回路を活性化し、かつ該列アドレスストロ
ーブ信号が次のサイクルで再び第１のレベルから
第２のレベルに変化する時点まで出力データをホ
ールドするように行うことを特徴とする半導体記
憶装置を提供することによつて達成される。
(6) 発明の実施例
第２図は、本発明の１実施例に係わるニブルモ
ード機能付半導体記憶装置の動作のタイミングを
示す。同図に示すように、本発明の実施例におい
ては、行アドレスストローブ信号が立下が
り、列アドレスストローブ信号を周期的に
オンオフさせることにより出力データDATA０、
DATA１、DATA２、DATA３等が順次ニブル
サイクルタイムtNCごとに出力される点は前述の
従来形の場合と同じである。ところが、第２図に
示すように、本発明の実施例においては列アドレ
スストローブ信号が立下がりニブルアクセ
スタイムtNCACの後出力データDATA０、DATA
１、…等が出力されるが、これらの出力データは
列アドレスストローブ信号の立上がりでリ
セツトされるのではなく次のサイクルの立下がり
時点でリセツトされる。そのため、出力データの
ホールド時間tDOHを充分長くとることができ、し
かもニブルサイクルタイムtNCを出力データのホ
ールド時間延長のために長くする必要がなくな
る。
ード機能付半導体記憶装置の動作のタイミングを
示す。同図に示すように、本発明の実施例におい
ては、行アドレスストローブ信号が立下が
り、列アドレスストローブ信号を周期的に
オンオフさせることにより出力データDATA０、
DATA１、DATA２、DATA３等が順次ニブル
サイクルタイムtNCごとに出力される点は前述の
従来形の場合と同じである。ところが、第２図に
示すように、本発明の実施例においては列アドレ
スストローブ信号が立下がりニブルアクセ
スタイムtNCACの後出力データDATA０、DATA
１、…等が出力されるが、これらの出力データは
列アドレスストローブ信号の立上がりでリ
セツトされるのではなく次のサイクルの立下がり
時点でリセツトされる。そのため、出力データの
ホールド時間tDOHを充分長くとることができ、し
かもニブルサイクルタイムtNCを出力データのホ
ールド時間延長のために長くする必要がなくな
る。
第３図は、本発明の１実施例に係わるニブルモ
ード機能付半導体記憶装置の概略的な構成を示
す。同図の装置は、複数のワード線WL０，WL
１，WL２，…，WLnと複数のビツト線BL０，
BL１，…，BLmとの間に接続された複数のメモ
リセルMCを有するメモリセルアレイCLA、行ア
ドレスデコーダRD、入出力回路IOC、列アドレ
スデコーダCD出力バツフアBUFおよびアドレス
カウンタCNT等によつて構成される。
ード機能付半導体記憶装置の概略的な構成を示
す。同図の装置は、複数のワード線WL０，WL
１，WL２，…，WLnと複数のビツト線BL０，
BL１，…，BLmとの間に接続された複数のメモ
リセルMCを有するメモリセルアレイCLA、行ア
ドレスデコーダRD、入出力回路IOC、列アドレ
スデコーダCD出力バツフアBUFおよびアドレス
カウンタCNT等によつて構成される。
第３図の装置においては、行アドレスストロー
ブ信号の立下がりに応じて入力行アドレス
信号RAがローデコーダRDに取込まれ１本のワ
ード線例えばWL１が選択される。また、列アド
レスストローブ信号の最初の立下がり時点
で入力列アドレス信号CAがコラムデコーダCDに
取込まれ、該コラムデコーダCDにおいて列選択
信号が作成され入出力回路IOCに印加される。こ
れにより、メモリセルアレイCLA内のワード線
WL１に接続されたメモリセルMCからの読出し
信号が同時に入出力回路IOCに取込まれこの中か
らコラムデコーダCDによつて指定された４つの
信号がデータ線Ｔ０，Ｔ１，Ｔ２，Ｔ３を介して
出力バツフアBUFに転送される。出力バツフア
BUFにはアドレスカウンタCNTからの計数信号
が印加されるが、該アドレスカウンタCNTは例
えば４ビツトのカウンタであつて列アドレススト
ローブ信号をカウントとして計数信号を発
生する。出力バツフアBUFに入力される計数信
号に応じて例えば４本のデータ線Ｔ０，Ｔ１，Ｔ
２，Ｔ３のうちの１本が選択され選択されたデー
タ線からの信号が出力データとして出力端子DOUT
から出力される。この場合、選択されたデータ線
からの信号は出力バツフア内に設けられたフリツ
プフロツプまたはラツチ回路により保持される。
より詳細に説明すれば、選択されたデータ線から
の出力信号によつて例えばフリツプフロツプをセ
ツトし該フリツプフロツプの出力端子から出力デ
ータ信号が取り出されるが、該フリツプフロツプ
は列アドレスストローブ信号の立下がり時
点でリセツトされるようになつている。これによ
つて、出力データが列アドレスストローブ信号の
立下がり時点まで保持されることになる。出力バ
ツフフアBUF内には該計数値CTの値に応じて各
信号線Ｔ０，Ｔ１，Ｔ２，Ｔ３からの信号の１つ
を選択するゲート回路が設けられている。
ブ信号の立下がりに応じて入力行アドレス
信号RAがローデコーダRDに取込まれ１本のワ
ード線例えばWL１が選択される。また、列アド
レスストローブ信号の最初の立下がり時点
で入力列アドレス信号CAがコラムデコーダCDに
取込まれ、該コラムデコーダCDにおいて列選択
信号が作成され入出力回路IOCに印加される。こ
れにより、メモリセルアレイCLA内のワード線
WL１に接続されたメモリセルMCからの読出し
信号が同時に入出力回路IOCに取込まれこの中か
らコラムデコーダCDによつて指定された４つの
信号がデータ線Ｔ０，Ｔ１，Ｔ２，Ｔ３を介して
出力バツフアBUFに転送される。出力バツフア
BUFにはアドレスカウンタCNTからの計数信号
が印加されるが、該アドレスカウンタCNTは例
えば４ビツトのカウンタであつて列アドレススト
ローブ信号をカウントとして計数信号を発
生する。出力バツフアBUFに入力される計数信
号に応じて例えば４本のデータ線Ｔ０，Ｔ１，Ｔ
２，Ｔ３のうちの１本が選択され選択されたデー
タ線からの信号が出力データとして出力端子DOUT
から出力される。この場合、選択されたデータ線
からの信号は出力バツフア内に設けられたフリツ
プフロツプまたはラツチ回路により保持される。
より詳細に説明すれば、選択されたデータ線から
の出力信号によつて例えばフリツプフロツプをセ
ツトし該フリツプフロツプの出力端子から出力デ
ータ信号が取り出されるが、該フリツプフロツプ
は列アドレスストローブ信号の立下がり時
点でリセツトされるようになつている。これによ
つて、出力データが列アドレスストローブ信号の
立下がり時点まで保持されることになる。出力バ
ツフフアBUF内には該計数値CTの値に応じて各
信号線Ｔ０，Ｔ１，Ｔ２，Ｔ３からの信号の１つ
を選択するゲート回路が設けられている。
第４図は、第３図のような記憶装置を複数個用
いて構成したメモリシステムの概略を示す。同図
のシステムにおいては、複数のメモリ装置MEM
（０，０），MEM（２，０），…，MEM（０，１），
MEM（１，１），MEM（２，１），…等がマトリ
ツクス状に配列されている。そして、例えば同一
行に配列されたメモリ装置MEM（０，０），
MEM（１，０），MEM（２，０），…には共通の
行アドレスストローブ信号０が供給され、
また、同じ列に配置されたメモリ装置MEM（０，
０），MEM（０，１），…等が同じ出力線DO０に
接続されている。このようにして同一行のメモリ
装置はそれぞれ共通の行アドレスストローブ信号
RAS０，１，…が印加され、同一列に配置
されたメモリ装置からの出力はそれぞれ共通の出
力線DO０，DO１，DO２，…等に接続されてい
る。なお、列アドレスストローブ信号、行
および列アドレス信号、およびリードライトコン
トロール信号等はすべてのメモリ装置に共通に入
力されている。
いて構成したメモリシステムの概略を示す。同図
のシステムにおいては、複数のメモリ装置MEM
（０，０），MEM（２，０），…，MEM（０，１），
MEM（１，１），MEM（２，１），…等がマトリ
ツクス状に配列されている。そして、例えば同一
行に配列されたメモリ装置MEM（０，０），
MEM（１，０），MEM（２，０），…には共通の
行アドレスストローブ信号０が供給され、
また、同じ列に配置されたメモリ装置MEM（０，
０），MEM（０，１），…等が同じ出力線DO０に
接続されている。このようにして同一行のメモリ
装置はそれぞれ共通の行アドレスストローブ信号
RAS０，１，…が印加され、同一列に配置
されたメモリ装置からの出力はそれぞれ共通の出
力線DO０，DO１，DO２，…等に接続されてい
る。なお、列アドレスストローブ信号、行
および列アドレス信号、およびリードライトコン
トロール信号等はすべてのメモリ装置に共通に入
力されている。
第５図を参照して第４図のメモリシステムの動
作を説明する。同一列に配属されたメモリ装置か
ら順次共通の出力線にデータを読出す場合を考え
る。例えば、行アドレスストローブ信号０
が最初に低レベルにされ列アドレスストローブ信
号が所定周期でオンオフされると、当初は
メモリ装置MEM（０，０）から出力線DO０に順
次出力データDATA０，DATA１，DATA２，
DATA３が出力される。そして、出力データ
DATA３が出力された時点で行アドレスストロ
ーブ信号０が高レベルとなり、列アドレス
ストローブ信号も高レベルとなつたままの
状態であり、出力線DO０にはメモリ装置MEM
（０，０）からの出力データDATA３が出力され
たままの状態となる。次に、この状態でメモリ装
置MEM（０，１）が選択され該メモリ装置に接
続された行アドレスストローブ信号１が低
レベルになつたものとすると、列アドレスストロ
ーブ信号がその後所定の周期でオンオフを
繰返すことによりメモリ装置MEM（０，１）か
らの出力データDATA０，DATA１，…が順次
出力される。一方前回選択のメモリ装置MEM
（０，０）は行アドレスストローブ信号０が
高レベルのままで列アドレスストローブが低レベ
ルとなるのでメモリ装置MEM（０，０）の出力
はリセツトされた後再びDO０にデータを出力す
る事はない。このような構成により、複数のメモ
リ装置すなわちメモリパツケージを用いて大容量
のメモリシステムを構成することが可能となる
が、このようなメモリシステムにおいても共通の
出力線に複数のメモリ装置からの出力データが同
時に出力されることがなく的確にデータ読出しを
行なうことができる。すなわち、第５図に示した
ようにメモリ装置MEM（０，０）からの最後の
出力データDATA３が列アドレスストローブ信
号の立下がり時点までホールドされるが次
の出力データすなわちメモリ装置MEM（０，１）
からの最初の出力データDATA０は該列アドレ
スストローブ信号の立下がり時点から所定
のアクセスタイムの後に初めて出力されるからメ
モリ装置MEM（０，０）の出力データとメモリ
装置（０，１）からの出力データとが重なり合う
ことはない。
作を説明する。同一列に配属されたメモリ装置か
ら順次共通の出力線にデータを読出す場合を考え
る。例えば、行アドレスストローブ信号０
が最初に低レベルにされ列アドレスストローブ信
号が所定周期でオンオフされると、当初は
メモリ装置MEM（０，０）から出力線DO０に順
次出力データDATA０，DATA１，DATA２，
DATA３が出力される。そして、出力データ
DATA３が出力された時点で行アドレスストロ
ーブ信号０が高レベルとなり、列アドレス
ストローブ信号も高レベルとなつたままの
状態であり、出力線DO０にはメモリ装置MEM
（０，０）からの出力データDATA３が出力され
たままの状態となる。次に、この状態でメモリ装
置MEM（０，１）が選択され該メモリ装置に接
続された行アドレスストローブ信号１が低
レベルになつたものとすると、列アドレスストロ
ーブ信号がその後所定の周期でオンオフを
繰返すことによりメモリ装置MEM（０，１）か
らの出力データDATA０，DATA１，…が順次
出力される。一方前回選択のメモリ装置MEM
（０，０）は行アドレスストローブ信号０が
高レベルのままで列アドレスストローブが低レベ
ルとなるのでメモリ装置MEM（０，０）の出力
はリセツトされた後再びDO０にデータを出力す
る事はない。このような構成により、複数のメモ
リ装置すなわちメモリパツケージを用いて大容量
のメモリシステムを構成することが可能となる
が、このようなメモリシステムにおいても共通の
出力線に複数のメモリ装置からの出力データが同
時に出力されることがなく的確にデータ読出しを
行なうことができる。すなわち、第５図に示した
ようにメモリ装置MEM（０，０）からの最後の
出力データDATA３が列アドレスストローブ信
号の立下がり時点までホールドされるが次
の出力データすなわちメモリ装置MEM（０，１）
からの最初の出力データDATA０は該列アドレ
スストローブ信号の立下がり時点から所定
のアクセスタイムの後に初めて出力されるからメ
モリ装置MEM（０，０）の出力データとメモリ
装置（０，１）からの出力データとが重なり合う
ことはない。
(7) 発明の効果
このように、本発明によれば、従来列アドレス
ストローブ信号の立上がり時点で出力データをリ
セツトしたものを、次のサイクルの立下がり時点
でリセツトするようにしたから、ニブルサイクル
タイムを長くすることなく出力データのホールド
時間を長くすることが可能となり、データ読取り
エラーを完全に防止して半導体記憶装置の信頼性
を向上することが可能となる。
ストローブ信号の立上がり時点で出力データをリ
セツトしたものを、次のサイクルの立下がり時点
でリセツトするようにしたから、ニブルサイクル
タイムを長くすることなく出力データのホールド
時間を長くすることが可能となり、データ読取り
エラーを完全に防止して半導体記憶装置の信頼性
を向上することが可能となる。
第１図は、従来形のニブルモード機能付の半導
体記憶装置の動作を説明するための波形図、第２
図は、本発明の１実施例に係わるニブルモード機
能付の半導体記憶装置の動作を説明するための波
形図、第３図は、本発明の１実施例に係わる半導
体記憶装置の構成を示す概略的ブロツク回路図、
第４図は、本発明の１実施例に係わる半導体記憶
装置を用いて構成したメモリシステムを示すブロ
ツク回路図、そして第５図は、第４図のシステム
の動作を説明するための波形図である。 CLA……メモリセルアレイ、RD……ローデコ
ーダ、CD……コラムデコーダ、IOC……入出力
回路、BUF……出力バツフア、CNT……アドレ
スカウンタ、WL０，WL１，WL２，…，WLn
……ワード線、BL０，BL１，BL２，…，BLm
……ビツト線、Ｔ０，Ｔ１，Ｔ２，Ｔ３……デー
タ線、MEM（０，０），MEM（１，０），MEM
（２，０），…，MEM（０，１），MEM（１，１），
MEM（２，１），……メモリ装置、DO０，DO
１，DO２，……出力線。
体記憶装置の動作を説明するための波形図、第２
図は、本発明の１実施例に係わるニブルモード機
能付の半導体記憶装置の動作を説明するための波
形図、第３図は、本発明の１実施例に係わる半導
体記憶装置の構成を示す概略的ブロツク回路図、
第４図は、本発明の１実施例に係わる半導体記憶
装置を用いて構成したメモリシステムを示すブロ
ツク回路図、そして第５図は、第４図のシステム
の動作を説明するための波形図である。 CLA……メモリセルアレイ、RD……ローデコ
ーダ、CD……コラムデコーダ、IOC……入出力
回路、BUF……出力バツフア、CNT……アドレ
スカウンタ、WL０，WL１，WL２，…，WLn
……ワード線、BL０，BL１，BL２，…，BLm
……ビツト線、Ｔ０，Ｔ１，Ｔ２，Ｔ３……デー
タ線、MEM（０，０），MEM（１，０），MEM
（２，０），…，MEM（０，１），MEM（１，１），
MEM（２，１），……メモリ装置、DO０，DO
１，DO２，……出力線。
Claims (1)
- 【特許請求の範囲】 １ 行アドレスストローブ信号及び列アドレスス
トローブ信号に応答して入力アドレス信号を読取
つた後、列アドレスストローブ信号を第１のレベ
ルと第２のレベルとの間でくり返し変化させるこ
とにより、複数アドレスのデータを順次出力する
ニブルモード機能付の半導体記憶装置であつて、 該ニブルモード中の全てのデータ出力動作は、 列アドレスストローブ信号が第１のレベルから
第２のレベルに変化した時点で出力系内部回路を
活性化し、かつ該列アドレスストローブ信号が次
のサイクルで再び第１のレベルから第２のレベル
に変化する時点まで出力データをホールドするよ
うに行うことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207509A JPS5998391A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207509A JPS5998391A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5998391A JPS5998391A (ja) | 1984-06-06 |
| JPH0512796B2 true JPH0512796B2 (ja) | 1993-02-18 |
Family
ID=16540894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57207509A Granted JPS5998391A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998391A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157798A (ja) * | 1984-01-26 | 1985-08-19 | Toshiba Corp | 半導体メモリ |
| JPS6240693A (ja) * | 1985-08-16 | 1987-02-21 | Fujitsu Ltd | ニブル・モ−ド機能を有する半導体記憶装置 |
| JPH0795392B2 (ja) * | 1986-08-25 | 1995-10-11 | 日立超エル・エス・アイエンジニアリング株式会社 | ダイナミツク型ｒａｍ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775494A (en) * | 1980-10-30 | 1982-05-12 | Fujita Corp | Equipment containing device |
| JPS58222479A (ja) * | 1982-06-18 | 1983-12-24 | Hitachi Ltd | 半導体メモリのデ−タ読み出し方式 |
-
1982
- 1982-11-29 JP JP57207509A patent/JPS5998391A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5998391A (ja) | 1984-06-06 |
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