JPH01187863A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01187863A JPH01187863A JP63010638A JP1063888A JPH01187863A JP H01187863 A JPH01187863 A JP H01187863A JP 63010638 A JP63010638 A JP 63010638A JP 1063888 A JP1063888 A JP 1063888A JP H01187863 A JPH01187863 A JP H01187863A
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- Japan
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- silicon
- semiconductor
- layer
- semiconductor layer
- emitter
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヘテロ接合を有するシリコンコンバイポーラ
半導体装置に係り、特に電流増幅率および遮断周波数が
大きい半導体装置に関する。
半導体装置に係り、特に電流増幅率および遮断周波数が
大きい半導体装置に関する。
従来、バイポーラトランジスタの性能、特に電流増幅率
や遮断周波数の向上は主として微細加工技術の改善で進
められて来たが、限界に近づきつつある。バイボーラン
トランジスタの遮断周波数は、エミッタ・ベース接合部
の時定数、ベース層の走行時間、コレクタ空乏層の走行
時間、ベース・コレクタ接合部の時定数などに依存する
が、微細化された最近のシリコンバイポーラトランジス
タでは、接合部の時定数（特にエミッタ・ベース接合部
）の影響が大きい。この時定数を低減するには、エミッ
タ部の禁制帯幅をベース部より広くして、エミッタ部へ
の注入電流を減少させることが効果的である。そこで、
ヘテロ接合構造を用いる方法が提案されている。
や遮断周波数の向上は主として微細加工技術の改善で進
められて来たが、限界に近づきつつある。バイボーラン
トランジスタの遮断周波数は、エミッタ・ベース接合部
の時定数、ベース層の走行時間、コレクタ空乏層の走行
時間、ベース・コレクタ接合部の時定数などに依存する
が、微細化された最近のシリコンバイポーラトランジス
タでは、接合部の時定数（特にエミッタ・ベース接合部
）の影響が大きい。この時定数を低減するには、エミッ
タ部の禁制帯幅をベース部より広くして、エミッタ部へ
の注入電流を減少させることが効果的である。そこで、
ヘテロ接合構造を用いる方法が提案されている。
ヘテロ接合構造を用いる方法として、シリコンよりも禁
制帯幅の広い炭化珪素（佐々木他、第１７回固体素子コ
ンファレンス予稿集、東京。
制帯幅の広い炭化珪素（佐々木他、第１７回固体素子コ
ンファレンス予稿集、東京。
１９８５、ｐ、３８５−３８８）や非晶質シリコン（た
とえばインターナショナル・ミーティング・デニカル・
ダイジェスト（Ｉｎｔｅｒｎａｔｉｏｒ＋ａｌＥｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ：ｊｎｇ、 Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）第７４６頁、１．９８
４）を用いた方法が発゛表されている。これらのへテロ
接合素子では、電流増幅率が数十と小さい問題がある。
とえばインターナショナル・ミーティング・デニカル・
ダイジェスト（Ｉｎｔｅｒｎａｔｉｏｒ＋ａｌＥｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ：ｊｎｇ、 Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）第７４６頁、１．９８
４）を用いた方法が発゛表されている。これらのへテロ
接合素子では、電流増幅率が数十と小さい問題がある。
また、ベース部を高濃度にドープし禁制帯幅を縮小した
り、禁制帯幅の小さい５ｉＧｅ合金半導体をベース層に
用いる方法がある。
り、禁制帯幅の小さい５ｉＧｅ合金半導体をベース層に
用いる方法がある。
上記従来技術においては、電流利得が数十であり、シリ
コンバイポーラトランジスタの１００以上に比べて小さ
いと言う問題がある。また、集積回路に適用した場合１
表面段差が大きく、応力の集中しやすい形状となる問題
もある。
コンバイポーラトランジスタの１００以上に比べて小さ
いと言う問題がある。また、集積回路に適用した場合１
表面段差が大きく、応力の集中しやすい形状となる問題
もある。
本発明の目的は、前記従来技術の欠点がなく。
電流増幅率および遮断周波数が大きく、さらに表面段差
が小さく結晶欠陥の発生しにくいバイポーラデバイスを
提供することにある。
が小さく結晶欠陥の発生しにくいバイポーラデバイスを
提供することにある。
上記第１の問題点は、禁制帯幅の小さいシリコン・ゲル
マニューム合金をベース層に用い、禁制帯幅の広いヒ化
ガリウム等の半導体をエミッタに用いることにより解決
される。また、上記第２の問題点は、素子の表面段差部
を２種類あるいはそれ以上の種類のＷｉ膜を用いて平坦
化することによって解決される。
マニューム合金をベース層に用い、禁制帯幅の広いヒ化
ガリウム等の半導体をエミッタに用いることにより解決
される。また、上記第２の問題点は、素子の表面段差部
を２種類あるいはそれ以上の種類のＷｉ膜を用いて平坦
化することによって解決される。
本発明によるヘテロ接合の特徴を第１図および第２図を
用いて説明する。
用いて説明する。
第２図は、ｎ形Ｓｉ半尊体とｐ形単結晶Ｓ 、ｉ Ｇ
ｅとのへテロ接合のバンド構造図である。分子線エピタ
キシャル法で形成したＰ形Ｓｉｏ、５Ｇｅｏ、２半導体
の禁制帯幅は１．ＯｅＶで、ヘテロ接合の価電子帯のエ
ネルギー差（ΔＥｖ）はＯ，ｔ５ｅＶ である。
ｅとのへテロ接合のバンド構造図である。分子線エピタ
キシャル法で形成したＰ形Ｓｉｏ、５Ｇｅｏ、２半導体
の禁制帯幅は１．ＯｅＶで、ヘテロ接合の価電子帯のエ
ネルギー差（ΔＥｖ）はＯ，ｔ５ｅＶ である。
このため、正孔のエミツタ層への注入が阻止される。ま
た、第１図は、ｎ形Ｓ３半導体をコレクタに、ｐ形ｍ結
品５ｉＧｅをベースに、ｎ形ＧａＡｓをエミッタに用い
たヘテロ接合トランジスタのバンド構造図である。エミ
ツタ層に用いたＧ ａ Ａ ｓの禁制帯幅は１．４ｅＶ
とＳｉよりも大きく、ヘテロ接合の価電子帯のエネル
ギー差は０．３ｅＶ以上と非常に大きくなる。このため
、第１図の１．青酸にすると第２図の構成よりも更に電
流増幅率が向上し、高周波特性が良くなる。
た、第１図は、ｎ形Ｓ３半導体をコレクタに、ｐ形ｍ結
品５ｉＧｅをベースに、ｎ形ＧａＡｓをエミッタに用い
たヘテロ接合トランジスタのバンド構造図である。エミ
ツタ層に用いたＧ ａ Ａ ｓの禁制帯幅は１．４ｅＶ
とＳｉよりも大きく、ヘテロ接合の価電子帯のエネル
ギー差は０．３ｅＶ以上と非常に大きくなる。このため
、第１図の１．青酸にすると第２図の構成よりも更に電
流増幅率が向上し、高周波特性が良くなる。
エミッタ用材料としてはＧａ Ａ ｓの他に、ＳｉＣや
微結晶Ｓｉ（μＣ−８ｉ）等のの材料を用いることもも
ちろん可能である。
微結晶Ｓｉ（μＣ−８ｉ）等のの材料を用いることもも
ちろん可能である。
以下、本発明の詳細な説明する６
まず、ＮＰＮ型高周波トランジスタへの本発明の適用例
につき、第３図を用いて説明する。
につき、第３図を用いて説明する。
１．２．３はそれぞれエミッタ電極、ベース電極、コレ
クタ電極である。Ｐ中外部ベース層およびＮ＋コレクタ
層は公知のイオン打込み法あるいは熱拡散法で作製する
。、ｐ形ベース層５およびＮ十形エミツタ層４は通常の
エピタキシャル成長法で形成されたＮ−層の上に、分子
線エピタキシャル成長法を用いて成長し、ヘテロ接合を
形成する。
クタ電極である。Ｐ中外部ベース層およびＮ＋コレクタ
層は公知のイオン打込み法あるいは熱拡散法で作製する
。、ｐ形ベース層５およびＮ十形エミツタ層４は通常の
エピタキシャル成長法で形成されたＮ−層の上に、分子
線エピタキシャル成長法を用いて成長し、ヘテロ接合を
形成する。
まず、Ｂトープのｐ形Ｓｉｏ、ａＧｅｏ、ｘ半導体層を
形成し、その上にＳｉドープのＮ十形Ｇ ａ Ａ Ｓ半
導体層を形成した。ベース電極はエミツタ層４をエツチ
ングしてから、Ｐ十形を形成し、その上に形成した。得
られたヘテロ接合トランジスタの電流増幅率は約３００
と良好な値を示した。
形成し、その上にＳｉドープのＮ十形Ｇ ａ Ａ Ｓ半
導体層を形成した。ベース電極はエミツタ層４をエツチ
ングしてから、Ｐ十形を形成し、その上に形成した。得
られたヘテロ接合トランジスタの電流増幅率は約３００
と良好な値を示した。
第４図は、集積回路用ＮＰＮ型トランジスタに本発明を
適用した実施例で、コレクタ電極をウェハ上面から取り
出している点が第３図と異なっている。
適用した実施例で、コレクタ電極をウェハ上面から取り
出している点が第３図と異なっている。
また、第５図は本発明を側壁ベース電極（ＳｉＣＯ８）
型高性能バイポーラトランジスタに適用した実施例であ
る。ｐ形シリコン層板にＮ十形埋込層を設けに後、分子
線エピタキシャル成長法で、ＰをドープしたＮ−形シリ
コン層、ＢドープのＰ形Ｓｉｏ、ａＧｅｏ 、 ｘ層５
を形成した後、能動領域を残してエピタキシャル成長層
をエツチングし、５ｉ０２膜６を介して多結晶シリコン
膜７を埋込みＢを高濃度にドーピングした後、表面にパ
ッシベーション用（７）ＳｉＯｚ膜８を形成し、さらに
５ｉ３Ｎａ膜９ を全面に堆積した。ここで、表面に生
じた凹部を平坦化するためにＰＳＧ膜（リンガラス膜）
あるいはＢＰＳＧ膜（ボロン・リンガラス膜）あるいは
ノン・ドープの５ｉＯｚｌｌｊｆｉｌｏを堆積・エツチ
ングした。次に、エミッタの孔開けを行ない、再び分子
線エピタキシャル成長法で、ＳｉをドープしたＮ十形Ｇ
ａＡｓ層４を選択的に形成した。そして、コンタクトの
孔開は後、エミッタ電極１１ベース電極２．コレクタ電
極３を形成してトランジスタが完成した。作製した集積
回路用トランジスタの電流増幅率は約３００で、その遮
断周波数は約２５ Ｇ Ｈｚと高かった。また、ベース
取出し電極による表面段差を多層膜の埋込みによって平
坦化しているので、電極および配線の形成が容易になり
、配線系の良品率が大幅に向上した。
型高性能バイポーラトランジスタに適用した実施例であ
る。ｐ形シリコン層板にＮ十形埋込層を設けに後、分子
線エピタキシャル成長法で、ＰをドープしたＮ−形シリ
コン層、ＢドープのＰ形Ｓｉｏ、ａＧｅｏ 、 ｘ層５
を形成した後、能動領域を残してエピタキシャル成長層
をエツチングし、５ｉ０２膜６を介して多結晶シリコン
膜７を埋込みＢを高濃度にドーピングした後、表面にパ
ッシベーション用（７）ＳｉＯｚ膜８を形成し、さらに
５ｉ３Ｎａ膜９ を全面に堆積した。ここで、表面に生
じた凹部を平坦化するためにＰＳＧ膜（リンガラス膜）
あるいはＢＰＳＧ膜（ボロン・リンガラス膜）あるいは
ノン・ドープの５ｉＯｚｌｌｊｆｉｌｏを堆積・エツチ
ングした。次に、エミッタの孔開けを行ない、再び分子
線エピタキシャル成長法で、ＳｉをドープしたＮ十形Ｇ
ａＡｓ層４を選択的に形成した。そして、コンタクトの
孔開は後、エミッタ電極１１ベース電極２．コレクタ電
極３を形成してトランジスタが完成した。作製した集積
回路用トランジスタの電流増幅率は約３００で、その遮
断周波数は約２５ Ｇ Ｈｚと高かった。また、ベース
取出し電極による表面段差を多層膜の埋込みによって平
坦化しているので、電極および配線の形成が容易になり
、配線系の良品率が大幅に向上した。
第６図は、第４図に示した集積回路用トランジスタの表
面平坦化にパッシベーション膜１０の埋込みを適用した
実施例である。このように二種類以上の薄膜を用いて素
子表面の平坦化を行なうと。
面平坦化にパッシベーション膜１０の埋込みを適用した
実施例である。このように二種類以上の薄膜を用いて素
子表面の平坦化を行なうと。
表面の段差低減に加えて、厚いフィールド酸化膜を形成
する必要がなくなって基板に働く応力が小さくなり、結
晶欠陥が発生しにくくなるため、トランジスタの良品率
が大幅に向上する利点がある。
する必要がなくなって基板に働く応力が小さくなり、結
晶欠陥が発生しにくくなるため、トランジスタの良品率
が大幅に向上する利点がある。
本発明によれば、電流増幅率が高くかつ遮断周波数が高
い集積回路用のトランジスタを製造することができるの
で、バイポーラトランジスタおよびバイポーラ集積回路
の小型化、高性能化および高集積化に効果がある。また
、素子表面の断差が１／２以下となり、結晶欠陥の発生
が減少するのでバイポーラ集積回路の良品率が約１桁向
上した。
い集積回路用のトランジスタを製造することができるの
で、バイポーラトランジスタおよびバイポーラ集積回路
の小型化、高性能化および高集積化に効果がある。また
、素子表面の断差が１／２以下となり、結晶欠陥の発生
が減少するのでバイポーラ集積回路の良品率が約１桁向
上した。
第１図および第２図は本発明の詳細な説明するための図
、第３図乃至第６図は各々本発明の実施例を示す半導体
装置の断面図である。 １・・・エミッタ電極、２・・・ベース電極、３・・・
コレクタ電極、４・・・エミツタ層、５・・・ベース層
、６，８・・・ＳｉＯ２膜、７・・・多結晶Ｓｉ膜、９
・・・５ｉａＮａ膜、１０−Ｐ Ｓ Ｇ膜またはＢＰＳ
Ｇ膜または５ｉＯｚ膜。
、第３図乃至第６図は各々本発明の実施例を示す半導体
装置の断面図である。 １・・・エミッタ電極、２・・・ベース電極、３・・・
コレクタ電極、４・・・エミツタ層、５・・・ベース層
、６，８・・・ＳｉＯ２膜、７・・・多結晶Ｓｉ膜、９
・・・５ｉａＮａ膜、１０−Ｐ Ｓ Ｇ膜またはＢＰＳ
Ｇ膜または５ｉＯｚ膜。
Claims (1)
- 【特許請求の範囲】 １、ヘテロ接合を有するバイポーラ型デバイスにおいて
、基板に結晶シリコンを用い、その上にシリコンよりも
禁制帯幅の狭い第２の半導体層を有し、さらにその上に
シリコンよりも禁制帯幅の広い第３の半導体層を有する
ことを特徴とする半導体装置。 ２、シリコン・ゲルマニウム合金半導体を第２の半導体
層に用い、ヒ化ガリウム（ＧａＡｓ）、炭化シリコン（
ＳｉＣ）、微細晶シリコン （μＣ−Ｓｉ）のいずれかを第３の半導体層に用いるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。 ３、表面段差部を２種類以上の材質の薄膜を用いて平坦
化したことを特徴とする特許請求の範囲第１項乃至第２
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010638A JPH01187863A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010638A JPH01187863A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187863A true JPH01187863A (ja) | 1989-07-27 |
Family
ID=11755752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63010638A Pending JPH01187863A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01187863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02283031A (ja) * | 1989-04-24 | 1990-11-20 | Nec Corp | ヘテロ構造バイポーラトランジスタ |
| US5389803A (en) * | 1993-03-29 | 1995-02-14 | International Business Machines Corporation | High-gain Si/SiGe MIS heterojunction bipolar transistors |
-
1988
- 1988-01-22 JP JP63010638A patent/JPH01187863A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02283031A (ja) * | 1989-04-24 | 1990-11-20 | Nec Corp | ヘテロ構造バイポーラトランジスタ |
| US5389803A (en) * | 1993-03-29 | 1995-02-14 | International Business Machines Corporation | High-gain Si/SiGe MIS heterojunction bipolar transistors |
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