JPH01187876A - 化合物半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高融点金属電極を有する化合物半導体装置に係
り、特に配線形成に好適な高融点金属電極に関する。

〔従来の技術〕

ＧＦＩＡ５ＴＣの基本素子であるＧａＡｓＭＥＳＦＥＴ
は、たとえば日経マイクロデバイス１９８６年７月号Ｐ
６５〜ｐ８４に記載しであるように、高融点金属ゲート
電極を用い、これをマスクとしてｎ＋５のイオン打込み
を行なう自己整合ＭＥＳＦＥＴによって高性能化が実現
されてきた。自己整合型ＭＥＳＦＥＴの高融点金属ゲー
ト電極としては高温アニールを行なってもショットキ特
性が劣化しないタングステンシリサンイド（ＷＳｉ）（
）、タングステン、ポライド（ＷＢｘ）、窒化タングス
テン（ＷＮＸ）、タングステンアルミ（ＷＡＱ）、チタ
ンタングステン（Ｔ　ｉ　Ｗ　）などタングステンを含
む高融点金属が用いられている。ｎ“層を自己整合技術
で形成する場合、これら高融点金属ゲート電極をマスク
としてｎ中層のイオン打込みを行なうため、ゲート電極
の断面形状は垂直であることが必要である。それは、ゲ
ート電極の断面がたとえば台形状にテーパになっている
と。

ｎ中層のイオン打込み時にゲート金属のテーパ下部を貫
通してイオン打込みされるためゲート金属と高濃度のｎ
＋７５が直接接することになりショットキー電極の逆方
向耐圧が著るしく劣化するからである。タングステンを
含む高融点金属の断面が垂直になるように加工するには
、たとえばＮＦ３やＳＦ、、ＣＦ４などフッ素系のガス
を用いた反配線を行なう場合の配線金属の被覆性につい
ては考慮されておらず、配線金属がゲート電極への乗り
上げ部分で断線するという間層があった。

本発明の目的は、ｎ中層と自己整合的に形成する部分の
ゲート電極断面を垂直に加工し、ショットキ特性の逆方
向耐圧を向上させると同時に配線金属がゲート電極へ乗
り上げる部分のゲート電極断面はテーパ状に加工して配
線金属の被覆性をよりシ、この乗り上げ部分での断線を
防止すること融点金属だけで構成し、一方配線金届が乗
り上げる部分のゲート電極材料はタングステンを含む高
融点金属の上にシリコン、二酸化シリコン、リンガラス
、ボロンリンガラス１．または窒化シリコンのうちの少
なくとも１種類の薄膜を積層した構成とした後、これら
両部会をホトレジストをマスクとしてＮＦ３．ＣＦ４．
又はＳＦ６などフッ素系のガスを用いてドライエツチン
グすることにより達成できる。

〔作用〕

第１図に本発明を説明する図を示す。第１図（ａ）は断
面図、第１図（ｂ）は平面図である。

化合物半導体基板１上の全面にタングステンシリサイド
２を堆積したのち、この上の一部分に薄いシリコン膜３
を積層する。この時のタングステンシリサイド２の膜厚
は自由であるが通常は１１００ｎ〜１μｍに選ぶ。また
薄いシリコン膜３の膜厚はｌｎｍ以上あればよいがｌＯ
〜５０ｎｍが効果的である。上記積層構造にしたのちゲ
ート全屈パターン形成のために有機系ホトレジストパタ
ーン４を形成する。この有機系ホトレジストパターン４
をマスクにして、シリコン薄膜３とタングステンシリサ
イド２をフッ素系ガスによって反応性イオンエツチング
を行なう。たとえば、平行平板型反応性イオンエツチン
グ装置の反応槽内に圧力５ＰａのＮＦ３ガスを導入し、
直径５０ｃｍの対向電極に１３．５６ＭＨｚの高周波を
印加して電力３００Ｗで放電を行なえば、上記シリコン
膜３、タングステンシリサイド２をエツチング加工する
ことができる。第２図（ａ）および第２図（ｂ）に上記
方法で加工したタングステンシリサイドの断面形状を示
す。第２図（ａ）は第１図（ｂ）に示したＡＡ’部分の
加工断面図を示し。

第２図（ｂ）は第１図（ｂ）に示したＢＢ’部分の加工
断面図を示す。タングステンシリサイド２の上にシリコ
ン薄膜３が積層されているＡＡ’断面ではタングステン
シリサイド２の断面は第２図（ａ）に示すようにテーパ
状に加工される。一方、タングステンシリサイド２の上
にシリコン薄膜３が積層されていないＢＢ’断面ではタ
ングステンシリサイド２の断面は第２図（ｂ）に示すよ
うにほぼ垂直に加工される。一般に反応性イオンエツチ
ングによって加工断面が垂直になるのは、（１）　　プ
ラズマ放電による負の自己バイアス電圧によって、イオ
ンが基板に対して垂直方向に加速されて入射するため異
方性エツチングとなる。

（２）　　プラズマ放電によって発生した各種の反応ガ
ス活性種が有機ホトレジストを分解すると同時にタング
ステンシリサイドの加工断面側壁に次々とポリマー（ホ
トレジストと反応ガスによる薄い膜状生成物）を形成し
、横方向のエツチングを阻止するため異方性エツチング
となる、 などの原因が考えられている。第２図（、）のようにタ
ングステンシリサイド２の上にシリコン薄膜３が積層さ
れていると、上記の異方性エツチングの原因となる側壁
部へのポリマー形成ができなくなるため、横方向のエツ
チング速度が増大し、゛等方性エツチングになるためテ
ーパ状に加工されるものと考えられている。しかし現在
の所、この詳しいメカニズムは解明されていない。実験
によるとシリコン膜３が積層されているためにタングス
テンシリサイド２の断面がテーパ状になるのは極めて局
所的な効果である。すなわちシリコン積層部分から１μ
ｍ以上離れた部分では、ポリマー形成阻止の効果がなく
なり、タングステンシリサイド２の断面は垂直になる。

本発明はこのような現象を利用し、第１図（ｂ）に示す
ように耐熱性ゲート金属のゲート部ＢＢ’の断面は垂直
に加工し、わずか１０μｍ程度離れた配線接続部ＡＡ’
の断面はテーパ状に加工するものである。これによって
自己整合形耐熱ゲート電極のショットキ逆方向耐圧を劣
化させることなく配線部分での配線全屈の断線をなくす
ことができる。

〔実施例〕

以下本発明の一実施例を第３図、第４図、第５図により
説明する。本実施例はＧａＡｓ基板を用いた場合のみに
限定して説明するが、ＩｎＰ。

ＧａＡｕＡｓ、ＩｎＡＱＡｓＰ、ＩｎＧａＡｓ等他の化
合物半導体においても本発明の内容は有効である。

実施例１゜ 第３図（ａ）〜第３図（ｊ）に本発明によるＧａＡａ　
ＭＥＳＦＥＴを用いた集積回路素子の形成手順を示す。

まず第３図（ａ）に於いて、半絶縁性ＧａＡｓ基板１の
表面にイオン打込み法とキャップ膜活性化アニール法に
よりチャネル能動層６を形成する。キャップ膜５はＣＶ
Ｄ　（気相化学成長法、　Ｃｈｅｍｉｃａｌ　Ｖａｐｏ
ｒ　Ｄｅｐｏｓｉｔ、１ｏｎ）法で形成した厚さ２００
ｎｍの５ｉｎ２膜である。チャネル能動層６は、Ｓｉ＋
イオンを加速電圧７５ＫｅＶで２〜５ｘｉｏ”個／ａｍ
２イオン打込みし、キャップアニール法で水素中８００
℃、２０分間アニールする。次に第３図（ｂ）ではキャ
ップ膜５を除去したのち、スパッタリング法によりタン
グステンシリサイドＷＳｉＸ２と、シリコン薄膜３を積
層する。ＷＳｉｘの組成比はＸα０．４が適当であり、
膜厚は１１００ｎ”１μｍでよいが、抵抗を充分小さく
して、かつプレーナプロセスに適するためには３００〜
５００ｎｍが最適である。

シリコン薄膜３はシリコンをターゲットとしてＷＳｉｘ
に引き続き連続スパッタ堆積するのが都合がよい。この
時のスパッタリング条件は、基板温度は室温〜４５０℃
、放電ガスはＡｒで圧力は５　ｍ　Ｔ　ｏｒｒ　＋放電
電力は１３．５６ＭＨｚの高周波で０　、５　Ｗ／ａｍ
　”であればよい。シリコン薄膜３の膜厚はｌｎｍ以上
あればよいがプレーナプロセスに適し、加工制御性が優
れていることを考慮すると１０ｎｍ〜５０ｎｍとするの
が最適である。

次に第３図（ｃ）に移る。通常のホトリソグラフィ技術
により、上記のシリコン薄膜３を所定の部分を残して除
去する。このシリコン薄膜の除去にはＮＦ３．ＣＦ４ま
たはＳＦ６等の通常のフッ素系ガスを用いた反応性イオ
ンエツチング技術を用いる。ただし、フッ素系のガスを
用いる反応性イオンエツチングではシリコンと同時にＷ
　Ｓ　ｉ　ｘもエツチングされるので、シリコン薄膜３
を反応性イオンエツチングする時は１時間制御によりシ
リコン層だけが除去されるようにする必要がある。

次に第３図（ｄ）では、ゲート電極を形成する部分に有
機系ホトレジスト４を堆積する。次に第３図（Ｒ）では
有機系ホトレジスト４をマスクとして、フッ素系ガスを
用いた反応性ドライエツチングによってＷＳｉｘ２を加
工する。反応ガスは圧力５ＰａのＮｔ７．を用い、放電
ハ、 １３．５６ＭＨｚの高周波で、直径１００ｃｍの電極に
５００Ｗ印加する。この場合、ウェーハに印加される負
の直流自己バイアス電圧は６５Ｖである。シリコン薄膜
３の積層されていない部分のタングステンシリサイドは
断面形状が垂直に加工されるが、シリコン薄膜が積層さ
れている部分（第３図（ｅ）中のり、Ｅ　の部分）の断
面形状はテーパ状に加工される。第３図（ｆ）ではホト
レジスト７をマスクとしてＳｉ＋イオン８をイオン打込
みする。この時の加速電圧は１００ＫＶで打込み量は３
Ｘ１０’個／ｃｍ２とする０次に第３図（ｇ）に移る。

全面に表面保護膜９を堆積したのち、水素中８００℃、
１５分間のアニールを行ない、高濃度活性層１０を活性
化する。表面保護膜はＳ　ｘ　Ｈ４とＮ、Ｏを原料ガス
として、プラズマ気相化学成長法で堆積した厚さ３００
ｎｍのＳｉＯ２膜が適している。次に第３図（ｈ）に移
る。ホトリソグラフィ技術により、オーミック電極を形
成する部分に開口部を設けたレジストパターン１１を形
成したのち、反応性イオンエツチングにより表面保護膜
９をエツチングする。エツチングガスは、ＣＨＦ　３＋
　Ｃ２Ｆ　Ｂを圧力６０ｍＴｏｒｒで用いるのがよい。

次に第３図（＋）に移り、全面にＡｕＧｅ　（６０ｎｍ
）　／Ｎ　ｔ　　（１０ｎｍ）／Ａｕ　（２００ｎｍ）
のオーミック電極１２を堆積する。オーミック電極の厚
さは、次の工程のりフトオフが容易に行なわれるため、
２５０〜３００ｎｍにするのが好適である１次にホトレ
ジスト除去剤によりホトレジスト１１を除去して、不要
な部分のオーミック電極をリフトオフ法で除去すれば第
３図（ｊ）のように完成する。

第３図（ｊ）中のり、Ｅ　で示す部分はタングステンシ
リサイド２がテーパ状に加工されているため１乗りあげ
配線されたオーミック電極１２は断線することなく接続
される。第４図に、第３図で説明したＧａＡｓ　ＭＥＳ
　ＦＥＴを用いた集積回路の平面図を示す。第３図の断
面図は、第４図のＣＣ′断面を示したものである。第４
図では記号Ｔ１で示されるＭＥＳＦＥＴのゲート電極と
、記号Ｔ２でされるＭＥＳＦＥＴのドレイン電極がテー
パ状の接続部Ｄ　を通して結線されている。また、Ｔ２
のＦＥＴはドレインとゲートがテーパ状の接続部Ｅ　を
通してシβ−トされている。本実施例によれば、°高融
点ゲート金属とオーミック電極を直接接続する個所で、
高融点ゲート全屈の断面がテーパ状に加工されているの
で段差部乗り上げ部分で断線することがない。また厚さ
ｉｎｎ〜５０ｎｍのシリコン薄膜３は８００℃の高温ア
ニールによって多結晶化し低抵抗になるので電気的接続
も良好である。更に電気抵抗を小さくするためにリン、
又はボロンドーピングしたシリコン薄膜を使っても有効
である。本実施例では、高融点ゲート全屈としてタング
ステンシリサイドの場合について説明したが、この他に
タングステンポライド（ＷＢｘ）、窒化タングステン（
ＷＮｘ）。

タングステンアルミ（Ｗ　Ａ　Ｑ　ｘ　）　＝チタンタ
ングステン（Ｔｉｅ）を使用しても同様の効果がある。

また、シリコン薄膜３の代わりに、５ｉ０２．リンガラ
ス、ボロンリンガラス、窒化シリコンを使っても同様の
効果がある。但し、これらの絶縁膜を使用する場合は、
第３図（ｅ）の工程で最初にこれら絶縁膜をエツチング
加工した後に高融点ゲート金属の加工を行なう必要があ
る、また第３図（ｉ）の工程ではオーミック電極１２を
堆積する前にこれらの絶縁膜をエツチング除去する必要
がある。

実施例２゜ ＬＤＤ　（旦ｉｇｈｔｌｙ　Ｄｏｐｐｅｄ旦ｒａｉｎ　
）構造のＭＥＳＦＥＴを用いる場合について説明する。

製造工程は第３図（ａ）〜第３図（ｅ）、第３図（ｇ）
〜第３図（ｊ）の工程は余ったく同じなので省略する。

すなわち、第３図（ｅ）の次に第５図（ａ）に移って、
全面にＳｉＯ２１３を３００ｎｍ堆積する。次に第５図
（ｂ）に示すように、圧力６０ｍＴｏｒｒのＣＨＦ　ａ
　＋　Ｃ２Ｆ　ｇガスを用いてＳｉＯ２１３を異方性ド
ライエツチングしてタングステンシリサイド２の側面に
側壁１４を形成する。側壁１４は、タングステンシリサ
イド２の断面形状が垂直の部分のみに形成され。

シリコン薄膜３が積層されているためテーパ状になって
いる部分には形成されない。次に第５図（Ｃ）に移る。

ホトレジスト７をマスクとしてＳｉ＋イオン８をイオン
打込みする。この時の加速電圧は１００ＫＶで打込み量
は５　Ｘ　ｌ　０１３個／ｃｍ２とする。側壁１４が形
成されている部分ではこの側壁によってゲート金ｇ２と
高濃度活性層１０が約Ｏ８，３μｍｌＩ！ｌれるために
、ショットキの逆方向耐圧が向上する。以下の工程は第
３図（ｇ）に移り、同様であるので省略する。本実施例
ではショットキ電極の逆方向耐圧をＬＤＤ構造によって
向上させることができると同時に、オーミック電極がゲ
ート電極に乗り上げる部分ではゲートの断面形状がテー
パ状であるために配線が断線することなく好適である。

〔発明の効果〕

本発明によれば、高融点ゲート全屈の必要な部分の断面
形状をテーパ状あるいは垂直に制御できるため、ショッ
トキ特性の逆方向耐圧を充分に高く保ちながら、オーミ
ック電極とゲート電極を断線することなく接続すること
ができる。

【図面の簡単な説明】

第１図（ａ）、第２図（ａ）および第２図（ｂ）は本発
明の詳細な説明するための断面図、第１図（ｂ）は平面
図、第３図は本発明の実施例１のＧａＡｓ集積回路の製
造工程を示す図、第４図は第３図に示したＧ　ａ　Ａ　
ｓ集積回路の平面図、第５図は、本発明の実施例２のＧ
ａＡｓ集積回路の製造工程を示す図である。 ｌ・・・ＧａＡｓ基板、２・・・タングステンシリサイ
ド、３・・・シリコン薄膜、４，７．１１・・・有機系
ホトレジスト、５・・・８１０２表面保護膜、６・・・
チャネル能動層、８・・・Ｓｉイオン、９・・・キャッ
プ膜、１０・・・高濃度活性層、１２・・・オーミック
電極、１３・・・ＳｉＯ２膜、１４・・・側壁。

Claims (1)

【特許請求の範囲】
1. 　化合物半導体基板上に少なくともタングステンを含む
   高融点金属からなる第１の層を堆積する工程と、前記第
   １の層の一部分にシリコン、二酸化シリコン、リンガラ
   ス、ボロンリンガラス又は窒化シリコンのうちの少なく
   とも１種類の薄膜からなる第２の層を積層する工程と、
   前記第１の層と前記第２の層が積層した部分および前記
   第１の層のみの部分をレジストをマスクとしてフッ素系
   ガスを用いてドライエッチングする工程を有する化合物
   半導体装置の製造方法であって、前記ドライエッチング
   により、前記第１の層と前記第２の層が積層した部分の
   前記第１の層の加工断面形状はテーパ状に加工し、かつ
   前記第１の層のみの部分の前記第１の層の加工断面形状
   は前記テーパよりも垂直に近く加工することを特徴とす
   る化合物半導体装置の製造方法。