JPS6257255A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPS6257255A JPS6257255A JP60195949A JP19594985A JPS6257255A JP S6257255 A JPS6257255 A JP S6257255A JP 60195949 A JP60195949 A JP 60195949A JP 19594985 A JP19594985 A JP 19594985A JP S6257255 A JPS6257255 A JP S6257255A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、Ｉｆｆ −Ｖ族化合物半導体装置の製造方法
に係り、特にＧａＡｓを用いた大規模集積回路に好適な
半導体装置の製造方法に関する。
に係り、特にＧａＡｓを用いた大規模集積回路に好適な
半導体装置の製造方法に関する。
Ｇ ａ Ａ ｓ半導体を基板として用いた集積回路では
、板本構成素子として、ゲート部分に金属−半導体接触
のショットキー障壁を用いたＭＥＳ−ＦＥＴが使用され
る。このＦＥＴは、第１図に断面図を示すように、基板
１にイオン注入によって形成されたｎ型チャネル層２と
ｎ十型のソース領域３゜ドレイン領域４及びそれぞれの
表面に形成されたゲート電極５．ソース電極６．ドレイ
ン電極７とから構成されており、チャネル層２を通して
ソース電極６．トレイン電極７の間を流れる電極をゲー
ト電極５に加えた電界によって制御することで動作させ
るものである。
、板本構成素子として、ゲート部分に金属−半導体接触
のショットキー障壁を用いたＭＥＳ−ＦＥＴが使用され
る。このＦＥＴは、第１図に断面図を示すように、基板
１にイオン注入によって形成されたｎ型チャネル層２と
ｎ十型のソース領域３゜ドレイン領域４及びそれぞれの
表面に形成されたゲート電極５．ソース電極６．ドレイ
ン電極７とから構成されており、チャネル層２を通して
ソース電極６．トレイン電極７の間を流れる電極をゲー
ト電極５に加えた電界によって制御することで動作させ
るものである。
従来のＧａＡｓ基板上にＭＥＳ−ＦＥＴを形成する工程
を第２図に示す。すなわち、まず第２図（ａ）に示す如
く、Ｑ ａ Ａ ｓ基板１上に、ｎ型チャネル層２を形
成したのち、高融点金属から成るゲート５を形成する。
を第２図に示す。すなわち、まず第２図（ａ）に示す如
く、Ｑ ａ Ａ ｓ基板１上に、ｎ型チャネル層２を形
成したのち、高融点金属から成るゲート５を形成する。
高融点金属としては、Ｗ。
Ｔｉ−Ｗ合金、Ｗ−Ｓｉ合金、Ｗ−ＡΩ合金、窒化タン
グステンＷＮなどを用いている。次に（ｂ）に示す如く
、ソース、ドレイン領域を形成するためにイオン打込法
によりＳｉ＋イオン８を２×１０１３個／Ｃｌ１１２打
込む。この方法によればチャネル層に対してソース、ド
レイン領域が自己整合的に形成されるため、高性能のＦ
ＥＴが作成可能である。次に（ｃ）に示す如＜５ｊｎ２
．Ｓｉ３Ｎ４などの絶縁膜９を積層した後、７００〜９
００℃でアニールし、イオン打込み領域を活性化する。
グステンＷＮなどを用いている。次に（ｂ）に示す如く
、ソース、ドレイン領域を形成するためにイオン打込法
によりＳｉ＋イオン８を２×１０１３個／Ｃｌ１１２打
込む。この方法によればチャネル層に対してソース、ド
レイン領域が自己整合的に形成されるため、高性能のＦ
ＥＴが作成可能である。次に（ｃ）に示す如＜５ｊｎ２
．Ｓｉ３Ｎ４などの絶縁膜９を積層した後、７００〜９
００℃でアニールし、イオン打込み領域を活性化する。
更に（ｄ）に示す如くソース、ドレイン電極６゜７を形
成してＭＥＳ−ＦＥＴが完成される。（ｃ）に於いて絶
縁膜９を被覆する理ｄ（ｌま７００〜９００℃での高温
アニール時にＧ ａ Ａ ｓ基板表面のＧａやＡｓが蒸
発して結晶が変質するのを防ぐためである。
成してＭＥＳ−ＦＥＴが完成される。（ｃ）に於いて絶
縁膜９を被覆する理ｄ（ｌま７００〜９００℃での高温
アニール時にＧ ａ Ａ ｓ基板表面のＧａやＡｓが蒸
発して結晶が変質するのを防ぐためである。
上記従来技術では、第２図（ｃ）に示したＧａＡｓ表面
保護用絶縁膜９として、気相化学成長法、プラズマ誘起
気相化学成長法、スパッタリング法（リアクティブスパ
ッタリングも含む）、電子ビーム蒸着法などで形成した
二酸化硅素、窒化硅素、窒化アルミニウムおよびこれら
の積層構造膜や混成膜を使用することが報告されている
（米国特許４０５８４１．３号明細書等参照）。
保護用絶縁膜９として、気相化学成長法、プラズマ誘起
気相化学成長法、スパッタリング法（リアクティブスパ
ッタリングも含む）、電子ビーム蒸着法などで形成した
二酸化硅素、窒化硅素、窒化アルミニウムおよびこれら
の積層構造膜や混成膜を使用することが報告されている
（米国特許４０５８４１．３号明細書等参照）。
これら報告されている絶縁膜はいずれも、作成方法ある
いは作成条件によって絶縁膜内に内部応力が発生し、前
記半導体基板に対して圧縮又は引張応力を及ぼしている
。この応力が高温アニール時の絶縁膜の膜はがれ、ある
いはＧ ａ Ａ ｓ基板中に添加した不純物元素の異常
拡散によるＦＥＴ特性劣化の原因となるという問題があ
った。
いは作成条件によって絶縁膜内に内部応力が発生し、前
記半導体基板に対して圧縮又は引張応力を及ぼしている
。この応力が高温アニール時の絶縁膜の膜はがれ、ある
いはＧ ａ Ａ ｓ基板中に添加した不純物元素の異常
拡散によるＦＥＴ特性劣化の原因となるという問題があ
った。
本発明の目的は、アニール時にＧａＡｓ基板に実効的に
応力を及ぼすことのない保護膜を有する化合物半導体装
置の製造方法を提供することにある。
応力を及ぼすことのない保護膜を有する化合物半導体装
置の製造方法を提供することにある。
本発明は、上記目的を達成するため、アニール時のＧａ
Ａｓ基板表面保護膜として、ＧａＡｓ半導体基板に対し
て引張り応力を及ぼす膜と圧縮応力を及ぼす膜とを積層
した保護膜を用いることを特徴とする。これにより、Ｇ
ａ Ａ、 ｓ基板に及ぼす実効的な応力を減少させて
、応力に起因する特性劣化を少なくすることが可能とな
る。
Ａｓ基板表面保護膜として、ＧａＡｓ半導体基板に対し
て引張り応力を及ぼす膜と圧縮応力を及ぼす膜とを積層
した保護膜を用いることを特徴とする。これにより、Ｇ
ａ Ａ、 ｓ基板に及ぼす実効的な応力を減少させて
、応力に起因する特性劣化を少なくすることが可能とな
る。
化合物半導体のイオン打込み層を活性化する方法として
、高耐熱性保護膜で化合物半導体表面を被覆したのち７
００〜９００℃の高温でアニールする、いわゆるキャッ
プアニール法が最も簡便かつ効果的であることは良く知
られている。
、高耐熱性保護膜で化合物半導体表面を被覆したのち７
００〜９００℃の高温でアニールする、いわゆるキャッ
プアニール法が最も簡便かつ効果的であることは良く知
られている。
化合物半導体に使用できる高耐熱性材料は、５ｉ０２．
Ａｌ１１２０３．Ｓｉ３Ｎ４．ＡｆｌＮ、ＲＮ。
Ａｌ１１２０３．Ｓｉ３Ｎ４．ＡｆｌＮ、ＲＮ。
ＳｉＣなどの絶縁物、Ｗ 、 Ｔ ａ 、 Ｈｆ 、
Ｍ ｏ 、 Ｎ ｂ 。
Ｍ ｏ 、 Ｎ ｂ 。
Ｚｒ、Ｃｒ、Ｖ、Ｔｉの高融点金属、および前記高融点
金属の窒化物、酸化物、炭化物、ホウ化物硅化物などが
考えられる。
金属の窒化物、酸化物、炭化物、ホウ化物硅化物などが
考えられる。
これら高耐熱性材料を薄膜化して化合物半導体基板上に
付着した場合、この前記薄膜が化合物半導体基板に与え
る応力は、作成方法および作成条件によって異なってく
る。表１および表２に、これについて我々の実験した結
果を示す。表１に、前記高耐熱性材料のうちＧａＡｓ基
板に対して引張り応力を与える材料の種類と作成方法お
よび代表的作成条件を相対値で表わした引張り応力の大
きさとともに示す。表２に、前記高耐熱性材料のうちＧ
ａ Ａ ｓ基板に対して圧縮応力をケえる材料の種類
と作成方法および代表作成条件を相対値で表わした圧縮
応力の大きさとともに示す。
付着した場合、この前記薄膜が化合物半導体基板に与え
る応力は、作成方法および作成条件によって異なってく
る。表１および表２に、これについて我々の実験した結
果を示す。表１に、前記高耐熱性材料のうちＧａＡｓ基
板に対して引張り応力を与える材料の種類と作成方法お
よび代表的作成条件を相対値で表わした引張り応力の大
きさとともに示す。表２に、前記高耐熱性材料のうちＧ
ａ Ａ ｓ基板に対して圧縮応力をケえる材料の種類
と作成方法および代表作成条件を相対値で表わした圧縮
応力の大きさとともに示す。
表 １
ＧａＡｓ基板に引張り応力を及ぼす高耐熱性材料ａ・・
・スパッタリング法 ｂ・・・プラズマ誘起気相化学成長法 表 ２ Ｇ ａ Ａ ｓ基板に圧縮応力を及ぼす高耐熱性材料表
面の汚染等に対する保護膜としての役割も有する。した
がって、圧縮応力又は引張り応力を持った前記材料のう
ちＧａＡｓ基板−１〕に最初に積層されるものは絶縁体
であることが必要である。この必要性から圧縮応力もつ
材料と引張り応力を持つ材料の組合わせは次のようにな
る。
・スパッタリング法 ｂ・・・プラズマ誘起気相化学成長法 表 ２ Ｇ ａ Ａ ｓ基板に圧縮応力を及ぼす高耐熱性材料表
面の汚染等に対する保護膜としての役割も有する。した
がって、圧縮応力又は引張り応力を持った前記材料のう
ちＧａＡｓ基板−１〕に最初に積層されるものは絶縁体
であることが必要である。この必要性から圧縮応力もつ
材料と引張り応力を持つ材料の組合わせは次のようにな
る。
表 ３
但しＡ又はＢの組合わせで、第２層に高融点金属あるい
は高融点金属の硅化物、窒化物あるいはホウ化物など導
電性材料を使用した場合は、素子完成時には、素子間を
電気的に分離するため、使用した前記第２層材料を除去
しなければならない。
は高融点金属の硅化物、窒化物あるいはホウ化物など導
電性材料を使用した場合は、素子完成時には、素子間を
電気的に分離するため、使用した前記第２層材料を除去
しなければならない。
また、Ｂの組合わせは、ＧａＡｓ基板に付着する第１Ｊ
ｆ１の材料は気相化学成長法で形成されるが、この方法
で、形成した薄膜は、Ｇ ａ Ａ ｓ基板や高融点金属
ゲート上への付着力が弱く、第２層に使用する材料の引
張り応力が大きいと、膜はがれを生ずる事がある。Ａの
組合わせでは、Ｇ ａ Ａ ｓ基板や一７＝ 高融点金属ゲート上へ付着する第１層目の材料は、スパ
ッタリング法又はプラズマ誘起気相化学成長法で形成さ
れるため付着力が強く、前記Ｂの組合わせで説明したよ
うな問題は生ぜず、最も良好である。スパッタリング法
あるいはプラズマ誘起気表２の材料を組み合わせるには
次のようにする。
ｆ１の材料は気相化学成長法で形成されるが、この方法
で、形成した薄膜は、Ｇ ａ Ａ ｓ基板や高融点金属
ゲート上への付着力が弱く、第２層に使用する材料の引
張り応力が大きいと、膜はがれを生ずる事がある。Ａの
組合わせでは、Ｇ ａ Ａ ｓ基板や一７＝ 高融点金属ゲート上へ付着する第１層目の材料は、スパ
ッタリング法又はプラズマ誘起気相化学成長法で形成さ
れるため付着力が強く、前記Ｂの組合わせで説明したよ
うな問題は生ぜず、最も良好である。スパッタリング法
あるいはプラズマ誘起気表２の材料を組み合わせるには
次のようにする。
ｄ、Ｆ、−ｄ２Ｆ２＝０
の関係から各層の膜厚が決定される。たとえば表１中の
スパッタ法で形成した５ｊＯ２（５０ｎｍ）を第１層に
、表２中の気相化学成長法に形成した５ｊｏ２と第２層
に用いるとすれば、この膜厚はとなる。
スパッタ法で形成した５ｊＯ２（５０ｎｍ）を第１層に
、表２中の気相化学成長法に形成した５ｊｏ２と第２層
に用いるとすれば、この膜厚はとなる。
以下、図面を用いて本発明の実施例を詳細に説明する。
実施例では、半導体基板としてＧ ａ Ａ ｓを使用す
する。イオン打込み量は加速電圧４０ＫｅＶで、エンハ
ンスメント形ＦＥＴを形成する場合は］、８Ｘ１０１２
個／ ｃｍ ” 、ディプレッション形ＦＥＴの場合は
、３．６Ｘ１．０１２個／ ｃｍ ２とする。
する。イオン打込み量は加速電圧４０ＫｅＶで、エンハ
ンスメント形ＦＥＴを形成する場合は］、８Ｘ１０１２
個／ ｃｍ ” 、ディプレッション形ＦＥＴの場合は
、３．６Ｘ１．０１２個／ ｃｍ ２とする。
また活性化のアニールは、８００℃、１５分間、水素中
で行なう。次に、スパッタリング法により高融点金属Ｗ
Ｓ ｉ ｘ （ｘ ＝ ０ 、６ ）を厚さ３００ｎ
ｍだけ堆積し、リングラフィ技術と、フッ素ガス（ＣＦ
４．ＣＨＦ３．ＮＦ３，５Ｆ６）を用いたドライエツチ
ング法により、Ｗ Ｓ ｉ ｘゲート５を形成する。次
に（ｂ）に示す如く、ソース・トレイン部以外を厚さ１
．６μｍのホトレジスト１０で被覆し、イオン打込み法
により、加速電圧］ ７５ＫｅＶで、２ Ｘ ］ Ｏ”
’個／Ｃｍ２のＳｉ＋イオンを打込み、ソースドレイン
領域を自己整合的に形成する。
で行なう。次に、スパッタリング法により高融点金属Ｗ
Ｓ ｉ ｘ （ｘ ＝ ０ 、６ ）を厚さ３００ｎ
ｍだけ堆積し、リングラフィ技術と、フッ素ガス（ＣＦ
４．ＣＨＦ３．ＮＦ３，５Ｆ６）を用いたドライエツチ
ング法により、Ｗ Ｓ ｉ ｘゲート５を形成する。次
に（ｂ）に示す如く、ソース・トレイン部以外を厚さ１
．６μｍのホトレジスト１０で被覆し、イオン打込み法
により、加速電圧］ ７５ＫｅＶで、２ Ｘ ］ Ｏ”
’個／Ｃｍ２のＳｉ＋イオンを打込み、ソースドレイン
領域を自己整合的に形成する。
という条件にした。このスパッタ膜が、Ｇ ａ Ａ ｓ
基板に及ぼす応力は引張り応力であり、表１の相対的応
力表示を用いると、ｄ□・Ｆ、＝６０Ｘ］２である。次
に、この」二に常圧気相化学成長法により５ｉ０２膜１
３を堆積する。このＳ」０２膜１３の膜厚ｄ２は、表２
の相対圧縮応力を用いると、と決定される。上記２種類
の膜を組み合わせた結果、ＧａＡｓ基板に働く応力は、
表１２表２の説明で用いた応力の相対表示法で約−１，
５〜＋１．５（−は圧縮応力、十は引張り応力を示す）
となり従来方法の４〜２０に比べて大幅に低減された。
基板に及ぼす応力は引張り応力であり、表１の相対的応
力表示を用いると、ｄ□・Ｆ、＝６０Ｘ］２である。次
に、この」二に常圧気相化学成長法により５ｉ０２膜１
３を堆積する。このＳ」０２膜１３の膜厚ｄ２は、表２
の相対圧縮応力を用いると、と決定される。上記２種類
の膜を組み合わせた結果、ＧａＡｓ基板に働く応力は、
表１２表２の説明で用いた応力の相対表示法で約−１，
５〜＋１．５（−は圧縮応力、十は引張り応力を示す）
となり従来方法の４〜２０に比べて大幅に低減された。
次に（ｄ）に示す工程を説明する。リソグラフィ技術に
より、Ａ ｕ Ｇ ｅ／ Ｎ ｉ ／ Ａ １１からな
るソース、およびドレイン電極６，７を形成し、オーミ
ックいわゆる短ゲート効果が低減できている事がわかる
。また、第５図は、上記第４図と同一の試料における、
ゲート耐圧とゲート幅の関係を示している。点線１７で
示すように、従来法では、ゲート幅の大きいＦＥＴは耐
圧が１ｖ程度と極めて低いのに対して、本発明によれば
、実線１６で示すようにゲート幅の大きいＦＥＴの耐圧
が大幅に改善されていることがわかる。
より、Ａ ｕ Ｇ ｅ／ Ｎ ｉ ／ Ａ １１からな
るソース、およびドレイン電極６，７を形成し、オーミ
ックいわゆる短ゲート効果が低減できている事がわかる
。また、第５図は、上記第４図と同一の試料における、
ゲート耐圧とゲート幅の関係を示している。点線１７で
示すように、従来法では、ゲート幅の大きいＦＥＴは耐
圧が１ｖ程度と極めて低いのに対して、本発明によれば
、実線１６で示すようにゲート幅の大きいＦＥＴの耐圧
が大幅に改善されていることがわかる。
実施例２゜
本実施例の製造工程手順と第６図（ａ）、（ｂ）に示す
。実施例１の（ａ）、（ｂ）と同様にして、チャネル層
２、ソース・ドレイン領域３，４、高融点ゲート５を形
成したのち、プラズマ誘起気相化学成長法により厚さ１
５０ｎｍの５ｉ３Ｎ４１８を堆積する。堆積条件は、反
応ガスとしてＮ２希釈４％のＳ ｊ、 Ｈ４を用い、圧
力０．５Ｔｏｒｒ、基板温度は室温とした。この時のＷ
Ｓｊｘ＋８の膜厚とした。このように、プラズマ誘起気
相化学成長法で堆積したＳｉ３Ｎ４と、スパッタリング
法で形成したＷ Ｓ ｉ ｘ （ｘ −０、６）を堆積
した場合、上記の膜厚の組合わせでは、Ｇ ａ Ａ ｓ
基板に及ぼす応力は、−２，０〜＋０．５の範囲であり
、大幅に低減されていた。
。実施例１の（ａ）、（ｂ）と同様にして、チャネル層
２、ソース・ドレイン領域３，４、高融点ゲート５を形
成したのち、プラズマ誘起気相化学成長法により厚さ１
５０ｎｍの５ｉ３Ｎ４１８を堆積する。堆積条件は、反
応ガスとしてＮ２希釈４％のＳ ｊ、 Ｈ４を用い、圧
力０．５Ｔｏｒｒ、基板温度は室温とした。この時のＷ
Ｓｊｘ＋８の膜厚とした。このように、プラズマ誘起気
相化学成長法で堆積したＳｉ３Ｎ４と、スパッタリング
法で形成したＷ Ｓ ｉ ｘ （ｘ −０、６）を堆積
した場合、上記の膜厚の組合わせでは、Ｇ ａ Ａ ｓ
基板に及ぼす応力は、−２，０〜＋０．５の範囲であり
、大幅に低減されていた。
次に前記キャップ膜１８．１９を形成した後、Ｎ２中で
８００℃、２０分間アニールし、ソース・ドレイン領域
を活性化する。更に、キャップ膜の応力を低減するため
に堆積したＷＳｊＸ（Ｘ＝０．６）層１９をＣＦ４ガス
を用いた、ラジカル輸送形化学ドライエツチング法によ
り除去したのち、第６図（）））に示す如＜、ＡｕＧｅ
／Ｎｉ／Ａｕからなるソース・ドレイン電極６，７を堆
積、アロイしてＦＥＴが完成される。
８００℃、２０分間アニールし、ソース・ドレイン領域
を活性化する。更に、キャップ膜の応力を低減するため
に堆積したＷＳｊＸ（Ｘ＝０．６）層１９をＣＦ４ガス
を用いた、ラジカル輸送形化学ドライエツチング法によ
り除去したのち、第６図（）））に示す如＜、ＡｕＧｅ
／Ｎｉ／Ａｕからなるソース・ドレイン電極６，７を堆
積、アロイしてＦＥＴが完成される。
本方法によっても、実施例１で説明したと同様−、、、
Ｗ Ｓ ｉ ｘ （ｘ ＝ ０ 、６ ）の代わりに表
２中の〔発明の効果〕 本発明によれば、アニール時のＧ’ａＡｓ基板表面保護
膜として、Ｇ ａ Ａ ｓ基板に対して引張り応力を及
ぼす膜と圧縮応力を及ぼす膜を積層した保護膜を用い、
ＧａＡｓ基板に実効的に及ぼす応力を大幅に低減できる
ので、応力に起因する不純物の異常拡散による、Ｆ Ｅ
Ｔのしきい値電圧の変動やゲート耐圧の劣化が生じな
いという効果がある。
Ｗ Ｓ ｉ ｘ （ｘ ＝ ０ 、６ ）の代わりに表
２中の〔発明の効果〕 本発明によれば、アニール時のＧ’ａＡｓ基板表面保護
膜として、Ｇ ａ Ａ ｓ基板に対して引張り応力を及
ぼす膜と圧縮応力を及ぼす膜を積層した保護膜を用い、
ＧａＡｓ基板に実効的に及ぼす応力を大幅に低減できる
ので、応力に起因する不純物の異常拡散による、Ｆ Ｅ
Ｔのしきい値電圧の変動やゲート耐圧の劣化が生じな
いという効果がある。
第１図は、Ｍ ＥＳ −Ｆ Ｅ Ｔ （７）断面図、第
２図（ａ）（ｂ）（ｃ）（ｄ）は従来方法によるＭＥＳ
−ＦＥＴの製作工程を示す図、第３図（、）（ｂ）（Ｃ
）（ｄ）および第６図（ａ）（ｂ）は本発明によるＭ
Ｅ Ｓ−Ｆ Ｔ：！： Ｔの製作二［稈を示す図、第４
および５図は、本発明の効果を示す図である。 １・・・ＧａＡｓ基板、２・・チャネル層、３・・・ソ
ースＦＥＴのゲート幅と耐圧の関係、１７・・・従来法
によるゲート幅と耐圧の関係。 ＝１５＝ 躬７図 ３ ２ ゲ 、ぐ ￥４図 ケ゛−トシ’ｖ、（Ｐ欠Ｏ 第５図 ケ゛−Ｆ字％ （ｐ漕Ｑ 第す図 夕 ３ ２ ゲ
２図（ａ）（ｂ）（ｃ）（ｄ）は従来方法によるＭＥＳ
−ＦＥＴの製作工程を示す図、第３図（、）（ｂ）（Ｃ
）（ｄ）および第６図（ａ）（ｂ）は本発明によるＭ
Ｅ Ｓ−Ｆ Ｔ：！： Ｔの製作二［稈を示す図、第４
および５図は、本発明の効果を示す図である。 １・・・ＧａＡｓ基板、２・・チャネル層、３・・・ソ
ースＦＥＴのゲート幅と耐圧の関係、１７・・・従来法
によるゲート幅と耐圧の関係。 ＝１５＝ 躬７図 ３ ２ ゲ 、ぐ ￥４図 ケ゛−トシ’ｖ、（Ｐ欠Ｏ 第５図 ケ゛−Ｆ字％ （ｐ漕Ｑ 第す図 夕 ３ ２ ゲ
Claims (1)
- １、所定の化合物半導体基板表面にイオン注入する工程
、該半導体基板に対して引張り応力を及ぼす絶縁膜と前
記半導体基板に対して圧縮応力を及ぼす絶縁膜又は導電
膜との積層構造である保護膜を形成する工程、該保護膜
を形成後熱処理する工程、前記保護膜のうち前記半導体
基板表面に電極を形成する部分を除去する工程を有する
ことを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195949A JPS6257255A (ja) | 1985-09-06 | 1985-09-06 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195949A JPS6257255A (ja) | 1985-09-06 | 1985-09-06 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257255A true JPS6257255A (ja) | 1987-03-12 |
Family
ID=16349655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195949A Pending JPS6257255A (ja) | 1985-09-06 | 1985-09-06 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257255A (ja) |
Cited By (7)
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|---|---|---|---|---|
| JPS63308912A (ja) * | 1987-06-10 | 1988-12-16 | Sharp Corp | 半導体装置の製造方法 |
| JPS6433934A (en) * | 1987-07-30 | 1989-02-03 | Nec Corp | Semiconductor device |
| JPS6459921A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Semiconductor device |
| JPS6461019A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Manufacture of compound semiconductor device |
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-
1985
- 1985-09-06 JP JP60195949A patent/JPS6257255A/ja active Pending
Patent Citations (1)
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