JPH01188048A - 位相制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル通信の受信装置に広く用いられる、
特に内部クロックの位相を受信信号の位相に一致させ、
安定した位相のクロックを出力する機能を有する、位相
制御回路に関する。

〔従来の技術〕

データ伝送においては、受信側は送信側から送られて来
るジッタ、ノイズを持った伝送波形より、誤りなく情報
を取り出さねばならない。直列データ伝送では、データ
がビット単位に直列に送られる。従って、その伝送信号
からデータを取り出すには、ビットの区切りを見いだす
こと、すなわちビット同期が必要である。

この同期の技術は、伝送にとって非常に重要であり、同
期の能力を高めることが伝送の品質を向上させる大きな
力となる。これに役立つのがＰＬＬ（Ｐｈａｓｅ　Ｌｏ
ｃｋｅｄ　Ｌｏｏｐ）で、位相に関する自動制御である
。ＰＬＬの目的は、内部クロックの位相を受信信号の位
相に一致させるとともに、ジッタを失くして安定した位
相を持つクロックを出力することである。

よって、ＰＬＬ　（位相制御回路）では、受信信号の立
ち上がり時期に対する内部クロックの立ち上がり時期の
遅れまたは進みを位相比較器によって検出し、遅れてい
る場合には内部クロックを進め、進んでいる場合には内
部クロックを遅らせるように制御が行なわれる。ただし
、′ゆらぎ”等による受信信号の位相の一時的変動に速
やかに内部クロックを追従させると、安定した位相を持
つクロックを得ることができなくなる。従って、従来の
ＰＬＬはその構成要素にフィルタを付加し、位相変動の
“ゆらぎ”を吸収し、安定した位相のクロックを得るよ
うにしている。

従来の位相制御回路の構成をを第４図に示す。

また、その動作を第４図に従って、以下に説明する。第
４図において、３２０は、入力信号３００と分周器３４
０の出力信号３１０との位相を比較する位相比較器であ
り、分周器３４０の出力信号３１０の立ち上がり時に入
力信号３００が、論理“０°°か“１”かを出力する。

３３０は位相比較器３２０の出力に応じて、分周比を変
化させる信号を分周器３４０に出力するフィルタであり
、３４０はフィルタ３３０の出力信号により、マスタク
ロック３７０の分周比を変化させる分周器である。

３５０．３６０は、各々フィルタ３３０内のカウンタで
用いる上限値と下限値を指定する信号である。３１０は
、分周器３４０の出力信号である。

以下にフィルタ３３０の動作を説明する。フィルター３
３０内には、位相比較器３２０からの入力が“１ｎの時
は＋１、“０”の時は一１カウントするアップダウンカ
ウンタがあり、そのカウント値が所定の上限値３５０、
または、下限値３６０に達したかどうかをフィルタ３３
０内の比較回路で判定する。ここで、カウント値が上限
値、又は、下限値に達していない場合は、何も処理を行
なわないが、カウント値が、上限値、又は、下限値に達
した場合には、分周比の増加または、減少を指定する信
号を分周器３４０へ出力する。

すなわち、フィルタ３３０では、同じ方向に位相ずれが
累積何回おこったかをアップダウンカウンタでカウント
し、カウンタが所定の値（３５０または、３６０により
指定された値）に達したならば、分周比を増加または、
減少させることにより、位相が安定したクロックを再生
することができる。

入力信号と分周器の出力信号の位相比較は、第５図で示
すような形で行なわれている。例えば、出力信号が入力
信号に対して累積３回位相が遅れた時は、分周比を１減
少させ、累積３回位相が進んだ時には、分周比を１増加
させる場合について以下に述べる。

第５図（ａ）において、位相比較器で、Ａ点では出力信
号の立ち上がりで入力信号は論理“０″を持ち、そのた
めフィルタのカウンタは、−１カウントする。Ｂ点でも
、出力信号の立ち上がりで入力信号は論理“０”を持ち
、カウンタは更に一１カウントし、カウンタは−２を示
す。０点でも同様に出力信号の立ち上がりで入力信号は
論理“０”を持ち、フィルタのカウンタは−ｌカウント
し−３を示す。すなわち、Ａ点、Ｂ点、０点で累積３回
、入力信号に対して出力信号の位相が進んでいることに
なる。累積３回位相が進んだことを示すフィルタの出力
信号により、分周器の分周比が１増加される。このため
、分周器から出力される信号のクロック幅は長くなり、
Ｄ点で示すように入力信号に出力信号の位相が近づく。

これらの操作を繰り返しているうちに、入力信号と出力
信号の同期がとれた状態となる。

第５図（ｂ）において、位相比較器でＥ点では出力信号
の立ち上がりで入力信号は論理“１”を持ち、そのため
、フィルタのカウンタは＋１カウントする。Ｆ点でも、
出力信号の立ち上がりで入力信号は論理“１”を持ち、
カウンタは更に＋１カウントされ＋２を示す。Ｇ点でも
同様に出力信号の立ち上がりで入力信号は、論理“１”
を持ち、カウンタは＋１カウントし、＋３を示す。すな
わち、Ｅ点、Ｆ点、Ｇ点で累積３回、入力信号に対して
出力信号の位相が遅れたことになる。累積３回位相が遅
れたことを示すフィルタの出力信号により、分周器の分
周比が１減少される。このため、分周器から出力される
信号のクロック幅は短くなり、Ｈ点で示すように、入力
信号に出力信号の位相が近づく。これらの操作を繰り返
しているうちに、入力信号と出力信号の同期がとれた状
態となる。

〔発明が解決しようとする問題点〕

上述した従来の位相制御回路の構成では、入力信号と出
力信号の位相比較において、位相ずれの大きさが検出で
きず、そのため位相ずれの量に関係なく、ある一定値の
分周比の増加あるいは減少が行なわれる。この場合、分
周比は１増加、変化なし、１減少の３通りしかない。従
って、従来の構成の位相制御回路では初期収束、あるい
は、位相が突発的に大きくずれたときの、同期のとれな
い状態から同期状態に入るまでの時間、すなわち引きこ
み時間が長くなるという欠点がある。さらに、分周比が
、■増加、変化なし、１減少の３段階しかないため追従
範囲が狭いことや、位相ずれ検出回数をカウントする操
作を繰り返し、カウンタ値が所定の値に達した時にはじ
めて分周比の指定を行うので、追従に時間がかかるとい
う欠点がある。

また、分周比をＮ増加、変化なし、Ｎ減少（Ｎは２以上
の自然数）とすれば、引きこみ時間を短くし、追従範囲
も広くできるが、再生された信号のジッタ量が大きくな
るという欠点がある。

すなわち、従来の位相制御回路ではジッタの抑制と、追
従範囲を広くし引き込み時間を短縮することは、相反す
るという欠点を有する。

〔問題点を解決するための手段〕

本発明の位相制御回路は、マスタクロックと、このマス
タクロックを分周し出力信号を出力する分周器と、前記
出力信号を入力とし前記マスタクロックと同期がとれて
いるクロックをシフトクロックとして入力信号との位相
比較を行なうＮピッ）（Ｎ：２以上の自然数）のシフト
レジスタと、前記入力信号の立ち上がり（または立ち下
がり）時のシフトレジスタの位相比較出力を入力としフ
ィルタリングして平均化した値を出力するフィルタと、
フィルタより出力されたフィルタ出力信号をデコードし
前記分周器の分周比制御信号を出力するデコーダより構
成し位相制御を行う手段である。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は、本発明の一実施例である。第１図において、
１００は入力信号、１８０はマスタクロック、１７０は
出力信号で入力信号１００に対して位相制御をかけたク
ロックであり、１１０はシフトクロックで、マスタクロ
ックと同期している。シフトレジスタ１２０は入力信号
１００に対する出力信号１７００位相差を知る手段であ
るレジスタであり、フィルタ１３０はシフトレジスタ１
２０の内容を入力信号の立上がり（立下がりでも可）の
時の格納し、平均化して出力する手段である。デコーダ
１４０はフィルタよりの平均化出力１３１をデコードし
、分周比制御信号１４１を出力する手段である。分周器
１５０はデコーダの出力１４１に応じて分周比を制御し
て出力信号１７０を得るための手段である。

第３図は、前記フィルタ１３０の構成例である。

１２１はシフトレジスタ出力信号でシフトレジスタ内に
格納されたＮビットの信号である。１３５．１３６はＮ
ビットのレジスタでそれぞれシフトレジスタの出力を格
納する手段である、なおレジスタ１３６は１３８セット
信号によってＮビットを、すべて“１”にセットするレ
ジスタである。１３７は、例えばレジスタＡとレジスタ
Ｂの内容の論理積をとるような平均化回路で、入力信号
の“ゆらぎ”を吸収してフィルタ出力１３１を出力する
手段である、さらに平均化回路１３７は、フィルタ出力
１３１に対応してレジスタセット信号１３８を出力する
手段でもある。例えばフィルタ出力１３１が１　／　ｎ
以外の分周比を出力するときにレジスタセット信号１３
８を出力する。

第９図は、シフトレジスタが６ビツトの場合のデコーダ
１４０における入力（フィルタ出力１３１）と分周比制
御信号の対応の一例を示す図である。

本実施例の動作を、第１図及び第７図を参照して説明す
る。本実施例では、シフトレジスタ１２０を６ビツトと
し、フィルタ１３０の構成例は第３図で示される。第１
図においてシフトレジスタ１２０には、マスタクロック
１８０と同期が取れているシフトクロック１１０と、出
力信号１００との位相比較ラッチデータを格納する。出
力信号と、マスタクロック、シフトレジスタの内容の関
係は第６図（ａ）〜第６図（ｇ）に示される。（ａ）、
（ｂ）、（ｃ））ｆ、出力信号が入力信号に対し遅れて
いる場合で、（ｄ）は出力信号と入力信号がほぼ同期が
取れている場合、（ｅ）、（「）、（ｇ）は出力信号が
入力信号に対して進んでいる場合である。

第７図は入力信号に対し、出力信号がシフトクロックの
約２クロック分、進んだ場合（第６図（ｆ））である。

第７図において、Ａ点（入力信号の立上がり）でのシフ
トレジスタ１２０に格納された比較結果６ビツトは、第
３図に示されるフィルタ内の、レジスタＡ１３５に格納
される。Ｂ点でのシフトレジスタ１２０に格納された比
較結果６ビツトはフィルタ内のレジスタＡ１３５に格納
され、１回前のＡ点での比較結果、すなわちレジスタＡ
１３５の先のデータはレジスタＢ１３６へとシフトされ
る。このレジスタＡ、Ｂの内容を平均化してフィルタ出
力１３１を得る。平均化の例として、レジスタＡとレジ
スタＢの各ビットの積をフィルタ平均出力１３１とする
、すなわちレジスタＡ、Ｂの左よりｉ番目のビットを各
々、ＸＡｌ５ＸＢＩとすればフィルタ出力１３１、ｘｐ
＋はＸＦＩ＝ＸＡＩ・ＸＢＩである。従って第７図の場
合、フィルタ出力１３１は第９図（６）に当たる出力（
２０Ｈ）となり、デコーダ１４０はフィルタ出力１３１
に対して第９図の対応で分周比１／（ｎ＋２）の分周比
制御信号１４１を出力する。分周器１５０は、分周比制
御信号１４１に従い分周比を１／（ｎ＋２）として出力
信号を入力信号と同期させる。

従って０点では出力信号と入力信号は、はぼ同期してい
る状態となる。ただし、０点ではレジスタＢには１回前
のレジスタＡの内容をシフトすることを禁止し、すべて
“１”にセットする。すなわち、フィルタ出力が第９図
（４）の出力（３８Ｈ）以外の場合は、レジスタＢの内
容をすべて“１ｎにセットするセット信号１３８が平均
化回路１３７より出力される。よって０点でのフィルタ
出力は第９図（４）に対応した出力となり、デコーダは
分周比が１　／　ｎ制御信号を出力するので、位相の安
定したクロックを出力することができる。

本発明では、第９図の対応のようにシフトレジスタを用
いることで、小さい位相差に対して少なく、大きい位相
差に対しては多く補正するようにはたらく、すなわち位
相ずれの量に応じて補正量を変えるようにはたらくので
引き込み時間が短くなる。

次に入力信号が“ゆらぎ”を持った信号、第８図の場合
について説明する。′ゆらぎ”を持った入力信号の場合
、フィルタ１３０内のレジスタＡ１３５、及びレジスタ
Ｂ１３６のＸＡいＬ＋４の内容は、′０”と“１″が交
互に格納される。よって、フィルタ出力ＸＦ４はＸＡ４
とＸＢ４の積で平均化されるので常に“０”となる。従
ってフィルタ出力は常に第９図の（４）に当たる状態し
か出力せず、デコーダはこの出力に対応して常に分周比
が、１／ｎの制御信号を出力する。従って分周器は、入
力信号の“ゆらぎ”に関係なく分周比、１　／　ｎの安
定した出力信号１７１を出力する。

本発明による位相制御回路は、追従時間を遅らせること
なしに受信信号の“ゆらぎ”の影響を受けない、安定し
た位相を持った出力信号を出力する。

第２図は、本発明の他の実施例の要部ブロック図である
。第２図は、シフトレジスタを８ビツトにした場合であ
る。シフトレジスタを８ビツトにすると、シフトレジス
タの取りうる値は、ＦＦＨ１ＦＥＨ％ＦＣＨ％Ｆ８Ｈ，
ＦＯＨ，ＥＯＨ，ＣＯＨ，８０Ｈ。

００Ｈ１の９種類となり分周比は、１／（Ｎ−４）から
、１／（Ｎ＋４）までと範囲が広くなる。このように、
シフトレジスタのビット数を大きくすることにより、入
力信号と出力信号の位相ずれの範囲が細かく検出でき、
位相ずれに応じて分周比を変化させることから、引きこ
み時間が速くなる。

ただし、この場合シフトレジスタの内容に対応した分周
比の値の選択は、必ずしも線形ではなくても良い。例え
ば、第１０図に示すような、シフトレジスタの内容に対
する分周比の選択も考えられる。

〔発明の効果〕 以上説明したように、本発明では位相比較時にシフトレ
ジスタを用いて位相ずれの量を検出し、その位相ずれの
量に応じて分周量を何段階かな内から選択することがで
きるため、引きこみ時間を短くできるという効果がある
。また、シフトレジスタのビット数を多くとればとるほ
ど、実施例２で述べたように追従範囲を広くすることが
でき、また、精度も高くできる。さらに、精度を高くで
きるにもかかわらず、引きこみ時間を短くできる。

また、本発明では、従来の位相制御回路に用いられてい
るフィルタとは異なったフィルタをもちいて、受信信号
の位相の“ゆらぎ”を吸収するため、追従時間を遅らせ
ることなしに、受信信号の位相の“ゆらぎ”に追従しな
い安定した位相の出力信号を得ることができる。

位相制御回路において、引きこみ時間を短くし、追従範
囲を広くし、精度を高くすること、また、受信信号の位
相の“ゆらぎ”に影唇されない安定した位相のクロック
を出力することは、通信機器の機能を上げるうえで重要
であり、その効果は大きい。

【図面の簡単な説明】

第１図、第２図はそれぞれ本発明の実施例を示すブロッ
ク図、第３図は本発明によるフィルタ回路の構成例を示
すブロック図、第４図は従来方式の位相制御回線の構成
を示すブロック図、第５図は従来方式の位相比較のタイ
ムチャート、第６図は本発明による位相比較のタイムチ
ャート、第７図は出力信号が入力信号に対してマスタク
ロックの２クロック分進んでいる場合のフィルタの動作
、第８図は入力信号が“ゆらぎ”を持っている場合のフ
ィルタの動作、第９図は本発明において、６ビツトシフ
トレジスタを用いた場合のフィルタ出力と、デコーダの
分周比制御信号との対応をそれぞれ示し、第１０図は、
８ビツトシフトレジスタを用いた場合のフィルタ出力と
、デコーダの分周比制御信号との対応をそれぞれ示す。 １２０・・・・・・６ビツトシフトレジスタ、１３０・
・・・・・フィルタ、１３５・・・・・・レジスタ、１
３６・・・・・・レジスタ、１３７・・・・・・平均化
回路、１４０・・・・・・デコーダ、１５０・・・・・
・分周器、１６０・・・・・・８ビツトシフトレジスタ
、３２０・・・・・・位相比較器、３３０・・・・・・
フィルタ、３４０・・・・・・分周器。 代理人　弁理士　　内　原　　　音 ＄　２　図 １２１　　　　　　　／３θ 弄　３　図 井　＋　菌 λ″ｊ１花ず λｉ′Ｊ俗号 ボカ襠号 （ｂ） 竿　Ｓ　国 弘ンリイ１丁’＋　　　　　　　　　　　　　　　　ｔ
ヒフケイ層；儒１しう２ヌ７ｔｔｒ８ｇ　　［７［ΣＢ
コココアコア０　　　　　　　　＄ｔｙｒｍ茅　　り　
　νグ

Claims (1)

【特許請求の範囲】
1. 入力信号に対して位相制御した信号を出力する位相制御
   回路において、出力信号を入力としマスタクロックに同
   期したシリアルクロックでシフトするＮビット幅（Ｎは
   ２以上の自然数）のシフトレジスタと、前記シフトレジ
   スタの内容と入力信号を入力しフィルタリングするフィ
   ルタと、前記フィルタの出力をデコードして分周比制御
   信号を出力するデコーダと、前記マスタクロックを分周
   する分周器であり前記デコーダ出力の分周比制御信号に
   よる分周比で前記出力信号を出力する分周比複数可変の
   分周器とを有することを特徴とする位相制御回路。