JPS63169143A - 位相制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル通信の受信装置に広く用いられる位
相制御回路に関し、特に内部クロックの位相を受信信号
の位相に一致させ安定した位相のクロックを出力する機
能を有する位相制御回路に関する。

〔従来の技術〕

データ伝送においては、受信側は送信側から送られて来
るりツタやノイズを持った伝送波形より、誤りなく情報
を取り出さねばならない。直列データ伝送では、データ
がビット単位に直列に送られる。従って、その伝送信号
からデータを取り出すには、ビットの区切りを見いだす
こと、すなわちビット同期が必要である。

この同期の技術は、伝送にとって非常に重要であり、同
期の能力を高めることが伝送の品質を向上させる大きな
力となる。これに役立つのがＰＬＬ　（Ｐｈａｓｅ　Ｌ
ｏｃｋｅｄ　Ｌｏｏｐ　）で、位相に関する自動制御で
ある。ＰＬＬの目的は、内部クロックの位相を受信信号
の位相に一致させるとともに、ジッタを排除して安定し
た位相を持つクロックを出力することである。

よってＰＬＬ（位相制御回路）では、受信信号の立ち上
がり時期に対する、内部クロックの立ち上がり時期の遅
れまたは進みを位相比較器によって検出し、遅れている
場合には内部クロックを進め、進んでいる場合には内部
クロックを遅らせるように制御が行なわれる。ただし、
°ゆらぎ”等による受信信号の位相の一時的変動に速や
かに内部クロックを追従させると、安定した位相を持つ
クロックを得ることができなくなる。従って、従来のＰ
ＬＬはその構成要素にフィルタを付加し、位相変動の°
“ゆらぎ”を吸収し、安定した位相のクロックを得るよ
うにしている。

従来の位相制御回路の構成を第４図に示す。また、その
動作を第４図に従って、以下に説明する。

第４図において、位相比較器３２０は入力信号３００と
分周器３４０の出力信号３１０との位相を比較する位相
比較器であり、分周器３４０の出力信号３１０の立ち上
がり時に入力信号３００が論理“°０゛か“１”かを出
力する。フィルタ３３０は位相比較器３２０の出力に応
じて、分周比を変化させる信号を分周器３４０に出力す
るフィルタであり、分周器３４０はフィルタ３３０の出
力信号によりマスタクロック３７０の分周比を変化させ
る分周器である。上限指定信号３５０および下限指定信
号３６０は、各々フィルタ３３０内のカウンタで用いる
上限値と下限値を指定する信号である。出力信号３１０
は、分周器３４０の出力信号である。

以下にフィルタ３３０の動作を説明する。フィルタ３３
０内には、位相比較器３２０からの入力が“１”の時は
＋１、“°０”の時は一１カウントするアップダウンカ
ウンタがあり、そのカウント値が上限指定信号３５０ま
たは下限指定信号３６０で指定される上限値または下限
値に達したかどうかをフィルタ３３０内の比較回路で判
定する。

ここで、カウント値が上限値または下限値に達していな
い場合は何も処理を行なわないが、カウント値が上限値
または下限値に達した場合には、分周比の増加または減
少を指定する信号を分周器３４０へ出力する。

すなわち、フィルタ３３０では、同じ方向に位相ずれが
累積何回おこったかをアップダウンカウンタでカウント
し、カウンタが所定の値（上限指定信号３５０または下
限指定信号３６０により指定された値）に達したならば
、分周比を増加または減少させることにより、位相が安
定したクロックを再生することができる。

入力信号と分周器の出力信号との位相比較は、第５図で
示すような形で行なわれている。例えば、出力信号が入
力信号に対して累積３回位相が遅れた時は分周比の分母
を１だけ減少させ、累積３回位相が進んだ時には分周比
の分母を１だけ増加させる場合について以下に述べる。

第５図（ａ）において、位相比較器３２０は、Ａ点では
出力信号３１０の立ち上がりで入力信号は論理“０′′
を持ち、そのためフィルタのカウンタは一１カウントす
る。Ｂ点でも、出力信号の立ち上がりで入力信号は論理
“０”を持ち、カウンタは更に一１カウントし、カウン
トは−２を示す。

０点でも同様に出力信号の立ち上りで入力信号は論理“
０”を持ち、フィルタ３３０のカウンタは一１カウント
し−３を示す。すなわち、Ａ点・Ｂ点・０点で累積３回
、入力信号に対して出力信号の位相が進んでいることに
なる。累積３回位相が進んだことを示すフィルタの出力
信号により、分周器の分周比の分母が１だけ増加される
。このため、分周器から出力される信号のクロック幅は
長くなり、Ｄ点で示すように入力信号に出力信号の位相
が近づく。これらの操作を繰り返しているうちに、入力
信号と出力信号の同期がとれた状態となる。

第５図（ｂ）において、位相比較器でＥ点では出力信号
の立ち上がりで入力信号は論理゛°１”を持ち、そのた
めフィルタのカウンタは＋１カウントする。Ｆ点でも、
出力信号の立ち上がりで入力信号は論理“１”を持ち、
カウンタは更に＋１カウントされ＋２を示す。Ｇ点でも
同様に出力信号の立ち上がりで入力信号は、°“１”を
持ち、カウンタは＋１カウントし、＋３を示す。すなわ
ち、Ｅ点・Ｆ点・Ｇ点で累積３回、入力信号に対して出
力信号の位相が遅れたことになる。累積３回位相が遅れ
たことを示すフィルタの出力信号により、分周器の分周
比の分母が１だけ減少される。このため、分周器から出
力される信号のクロック幅は短くなり、Ｈ点で示すよう
に、入力信号に出力信号の位相が近づく。これらの操作
を繰り返しているうちに、入力信号と出力信号の同期が
とれた状態となる。

〔発明が解決しようとする問題点〕

上述した従来の位相制御回路の構成では入力信号と出力
信号の位相比較において、位相ずれの大きさが検出でき
ず、そのため位相ずれの量に関係なくある一定値の分周
比の増加あるいは減少が行なわれる。この場合、分周比
は１だけ増加・変化なし・１だげ減少の３通りしかない
。従って、従来の構成の位相制御回路では初期収束、あ
るいは位相が突発的に大きくずれたときに同期のとれて
いない状態から同期状態に入るまでの時間、すなわち引
きこみ時間が長くなるという欠点がある。

さらに、分周比が１だけ増加・変化なし・１だけ減少の
３段階しかないため追従範囲が狭いことや、位相ずれ検
出回数をカウントする操作を繰り返し、カウンタ値が所
定の値に達した時にはじめて分周比の指定を行うので、
追従に時間がかかるという欠点がある。また、分周比の
分母をＮだけ増加・変化なし・Ｎだけ減少（Ｎは２以上
の自然数）とすれば、引きこみ時間を短くし追従範囲も
広くできるが、再生された信号のジッタ量が大きくなる
という欠点がある。すなわち、従来の位相制御回路では
ジッタを抑制することと、追従範囲を広くし引き込み時
間を短縮することとは、相反するという欠点を有する。

従って従来の制御回路の構成に対し本発明は、位相比較
時においてシフトレジスタを用いシフトレジスタの内容
をフィルタを通して平均化し出力し、フィルタ出力をデ
コードすることによりその位相差の量に応じて、分周器
の分周量を指定する分周比制御信号を出力すると共に、
分周比を可変できる分周器とフィルタにより、追従範囲
を広く、引き込み時間を短縮し、さらに゛ゆらぎ”に影
響されない安定した位相を持った出力信号を得るという
独創的内容を有する。

〔間圧点を解決するための手段〕

本発明の位相制御回路は、入力信号に対して位相制御し
た信号を出力する位相制御回路において、入力信号を入
力しマスタクロックに同期したクロックでシフトするＮ
ビット幅（Ｎは２以上の自然数）のシフトレジスタと０
、前記シフトレジスタの内容をフィルタリングするフィ
ルタと、前記フィルタの出力をデコードして分周比制御
信号を出力するデコーダと、前記マスタクロックを分周
し前記分周制御信号により分周比を可変できる分周器と
を備えて構成される。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の第一の実施例の構成を示すブロック図
である。第１図において、参照符号１００は入力信号、
参照符号１８０はマスタクロック、出力信号１７０は入
力信号１００に対して位相制御をかけたクロックであり
、シフトクロック１１０はマスタクロック１８０と同期
している。シフトレジスタ１２０は入力信号１００と出
力信号１７０どの位相比較を行なう手段であるレジスタ
であり、フィルタ１３０はシフトレジスタ１２０の内容
を格納し、平均化して出力する手段である。

デコーダ１４０はフィルタ１３０よりの平均化されたフ
ィルタ出力信号１３１をデコードし、分周比制御信号１
４１を出力する手段である。分周器１５０はデコーダ１
４０の出力である分周比制御信号１４１に応じて出力信
号１７０を得るための手段である。

第３図は、フィルタ１３０の構成例である。シフトレジ
スタ出力信号１２１はシフトレジスタ内に格納されたＮ
ビットの信号である９レジスタＡ１３５・レジスタＢ１
３６はＮビットのレジスタでそれぞれシフトレジスタの
出力を格納する手段であり、なおレジスタ８１３６はセ
ット信号１３８によってＮビットを、すべでｉｉ　１　
＋＋にセットするレジスタである。平均化回路１３７は
、例えばレジスタＡとレジスタＢの内容の論理積をとる
ような平均化回路で、入力信号の°°ゆらぎ°゛を吸収
してフィルタ出力信号１３１を出力する手段である。さ
らに平均化回路１３７は、フィルタ出力信号１３１に対
応し、てレジスタセット信号１３８を出力する手段でも
ある（例えばフィルタ出力信号１３１が１　／　ｎ以外
の分周比を出力するときにレジスタセット信号、１３８
を出力する）。

第９図は、シフトレジスタが６ビツトの場合のデコーダ
１４０におけるフィルタ出力信号１３１と分周比制御信
号１４１の対応の一例を示す図である。

第一の実施例の動作を、第１図及び第７図を参照して説
明する。第一の実施例では、シフトレジスタ１２０を６
ビツトとし、フィルタ１３０の構成例は第３図で示され
る。第１図においてシフトレジスタ１２０には、マスタ
クロック１８０と同期が取れているシフトクロック１１
０と入力信号１００との位相比較ラッチデータを格納す
る。入力信号１００とマスタクロック１８０とシフトレ
ジスタ１２０との内容の関係は第６図（ａ）〜（ｇ＞に
示される。第６図（ａ）〜（ｃ）は出力信号１７０が入
力信号１００に対し進んでいる場合で、第６図（ｄ）は
出力信号と入力信号がほぼ同期が取れている場合、第６
図（ｅ）〜（ｇ）は出力信号１７０が入力信号１００に
対して遅れている場合である。

第７図は出力信号に対し、入力信号がシフトクロックの
約２クロック分遅れた場合（第６図（ｆ））を示したも
のである。第７図において、Ａ点でのシフトレジスタ１
２０に格納された比較結果の６ビツトは、第３図に示さ
れるフィルタ１３０内のレジスタＡ１３５に格納される
。Ｂ点でのシフトレジスタ１２０に格納された比較結果
の６ビツトはフィルタ内のレジスタＡ１３５に格納され
、１回前のＡ点での比較結果すなわちレジスタＡ１３５
の先のデータはレジスタＢ１３６へとシフトされる。こ
のレジスタＡ−Ｂの内容を平均化してフィルタ出力１３
１を得る。

平均化の例として、レジスタＡとレジスタＢの各ビット
の積を平均化出力１３１とする、すなわちレジスタＡ−
Ｈの左よりｉ番目のビットをおのおのＸ＾ビＸＢＩとす
ればフィルタ出力１３１、ＸＦ、はＸ　ｐｌ　”　Ｘ　
Ａｌ・Ｘｌである。従って第７図の場合、フィルタ出力
１３１は第９図（６）に当たる出力（２０Ｈ）となり（
Ｈは１６進法による表示を示す）、デコーダ１４０はフ
ィルタ出力１３１に対して第９図の対応で分周比１／（
ｎ−２）の分周比制御信号１４１を出力する。分周器１
５０は、分周比制御信号１４１に従い分周比を１／（ｎ
−２）として出力信号を入力信号と同期させる。

従って、０点では出力信号と入力信号はほぼ同期してい
る状態となる。ただし、０点ではレジスタＢには１回前
のレジスタＡの内容をシフトするのを禁止し、すべて１
”にセットする。すなわち、フィルタ出力が第９図（４
）の出力（３８Ｈ）以外の場合は、レジスタＢの内容を
すべて１°゛にセットするセット信号１３８が平均化回
路１３７より出力される。よって０点でのフィルタ出力
は第９図（４）に対応した出力となり、デコーダは分周
比が１　／　ｎの制御信号を出力するので、位相の安定
したクロックを出力することができる。

本発明では、第９図の対応のようにシフトレジスタを用
いることで、小さい位相ずれに対しては少なく、大きい
位相ずれに対しては多く補正するようにはたらく。すな
わち、位相ずれの量に応じて補正量を変えるようにはた
らくので、引き込み時間が短くなる。

次に入力信号が“ゆらぎ”を持った信号、第８図の場合
について説明する。“ゆらぎ”を持った入力信号の場合
、フィルタ１３０内のレジスタＡ１３５及びレジスタＢ
１３６のＸＡ４・ＸＢ４の内容は、“０”と“１”が交
互に格納される。よって、フィルタ出力ＸＦ４はＸＡ４
とＸＢ４との積で平均化されるので常に“０”となる。

従ってフィルタ出力信号１３１は常に第９図（４）に当
たる状態しか出力せず、デコーダ１４０はこの出力に対
応して常に分周比ガ１　／　ｎの制御信号１４１を出力
する。

従って分周器は、入力信号１００の“°ゆらぎ”に関係
なく分周比１　／　ｎの安定した出力信号１７０を出力
する。

本発明による位相制御回路は、追従時間を遅らせること
なしに入力信号１００の′ゆらぎ″の影響を受けない、
安定した位相を持って出力信号１７０を出力する。

第２図は、本発明の第二の実施例の構成を示すプロ・・
ｌり図である。第二の実施例と第一の実施例との相違点
、すなわち第２図と第１図との相違点は、シフトレジス
タを８ビツトにしたものである。

シフトレジスタを８ビツトにすると、シフトレジスタの
取りうる値はＦＦＨ−ＦＥＨ・ＦＣＨ、Ｆ８Ｈ、ＦＯＨ
−ＥＯＨ−ＣＯＨ・８０Ｈ・０ＯＨ（Ｈは１６進法によ
る表示を示す）の９種類となり分周比は、１／（Ｎ＋４
）から１／（Ｎ−４）までと範囲が広くなる。このよう
に、シフトレジスタのビット数を大きくすることにより
、入力信号と出力信号の位相ずれの範囲が細かく検出で
き、位相ずれに応じて分周比を変化させることから、引
きこみ時間が速くなる。また、この場合シフトレジスタ
の内容に対応した分周比の値の選択は、必ずしも線形で
はなくても良い。例えば、第１０図に示すような、シフ
トレジスタの内容に対する分周比の選択も考えられる。

〔発明の効果〕

以上説明したように本発明では位相比較時にシフトレジ
スタを用いて位相ずれの量を検出し、その位相ずれの量
に応じて分周量を何段階かの内からｊｕ択することがで
きるため、引きこみ時間を短くできるという効果がある
。また、シフトレジスタのビット数を多くとればとるほ
ど、第二の実施例で述べたように追従範囲を広くするこ
とができ、また、精度も高くでき、精度を高くできるに
もがかわらず引きこみ時間を短くできるという効果もあ
る。

さらに本発明では、従来の位相制御回路に用いられてい
るフィルタとは、異なったフィルタをもちいて受信信号
の位相の“ゆらぎ′°を吸収するため、追従時間を遅ら
せることなしに受信信号の位相の°“ゆらぎ”に追従し
ない安定した位相の出力信号を得ることができるという
効果もある。

位相制御回路において、引きこみ時間を短くし、追従範
囲を広くし、精度を高くすること、入力信号の位相の“
ゆらぎ゛に影響されない安定した位相の出力信号を得る
ことは、通信機器の機能を上げるうえで重要であり、そ
の効果は大きい。

【図面の簡単な説明】

第１図および第２図はそれぞれ本発明の第一および第二
の実施例による位相制御回路の構成を示すブロック図、
第３図は本発明によるフィルタ回路の構成例を示すブロ
ック図、第４図は従来方式の位相制御回路の構成を示す
ブロック図、第５図は従来方式の位相比較のタイムチャ
ート、第６図は本発明による位相比較のタイムチャート
、第７図は出力信号が入力信号に対してマスタクロック
の２クロック分進んでいる場合のフィルタの動作を示す
説明図、第８図は入力信号が“ゆらぎ”を持っている場
合のフィルタの動作を示す説明図、第９図は第一の実施
例のフィルタ出力とデコーダの分周比との対応を示す図
表、第１０図は第二の実施例のフィルタ出力とデコーダ
の分周比との対応を示す図表。 １２０・・・６ビツトシフトレジスタ、１３０・・・フ
ィルタ、１４０・・・デコーダ、１５０・・・分周器、
１６０・・・８ビツトシフトレジスタ。 代理人　弁理士　内　原　　晋、・パ （、 ｌθθ：入力り号　　　ｎｏニー／ｙｌ−７Ｕ−プグ／
２／：：／７）−しラスダ土力１５号　　／３１：フイ
ルダ＊−ｈｓ号／４ｔ：ｅ−ｍ＊件り１１ｑｍ’ｇ　　
　　　　ｍｙ：　＊ｆｙＰ−号茅　ｌ　　酊 茶　２１！ｒ ／２１；シフトしンスｙ止７７ｊ已ダ１＄　３　阻 ３θθ：入か橿号　　　３Ｉ０：よが花う３５θ：上再
彎Ｉし能号　　３１θ；１１支信ぢ３７θ：マスタ７ｔ
ｆｆツク ＄　４　圀 ３１ρ （（Ｌ） ３１ρ （ｂ） 井　Ｓ　ガ 人力（シト−一−−−一一一一−−一一「−一　人力到
−一一一一一一一一」−一一一一しジスタ向づ壜３コ　
　　　　しジスタ内谷巨丁工■〔口■工■Σ（α）　　
　　　　　　　　　　　　　　　　　　　　Ｃｂ）Ｃｃ
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　　　　　　　θつＬジスｙ内属＜ｍ互り刀７汀Ｃ■Σ （３）　　　　　　　　　　　　　　　　　　　　：ン
１　６　　　膠ゴ第　７　図 第　３　面 テーゴーゲψオレメこ プＡルｙ水力Ｉｆ）内容　　　　　　する介闇ｒヒ茶　
ｌｏ　　　画

Claims (1)

【特許請求の範囲】
1. 入力信号に対して位相制御した信号を出力する位相制御
   回路において、入力信号を入力しマスタクロックに同期
   したクロックでシフトするＮビット幅（Ｎは２以上の自
   然数）のシフトレジスタと、前記シフトレジスタの内容
   をフィルタリングするフィルタと、前記フィルタの出力
   をデコードして分周比制御信号を出力するデコーダと、
   前記マスタクロックを分周し前記分周制御信号により分
   周比を可変できる分周器とを備えてなることを特徴とす
   る位相制御回路。