JPH0210922A

JPH0210922A - デジタル位相差検出回路及び位相差検出方法

Info

Publication number: JPH0210922A
Application number: JP63162094A
Authority: JP
Inventors: Kiyoyuki Kobiyama; 清之小桧山; Hidenaga Takahashi; 高橋　秀長
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-06-28
Filing date: 1988-06-28
Publication date: 1990-01-16
Anticipated expiration: 2012-08-20
Also published as: JP2642421B2; US4963817A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（４１！［要］デジタル位相検出回路、特に外来信号を同１ｔＪｌ又は
ロックするデジタルＰ１．１７回路に必要な位相情報を
出力する位相検出回路に関し、客用や抵抗等の外付は回路を要するアナログ方式の位相
差検出回路に替えて、完全デジタル動作によって、位相
情報データを出力させることを目的とし、被位相検出信号を遅延させるｎ段遅延素子と、遅延され
て遅延データを経時的に取り込む０段遅延レジスタと、
検出された遅延データ数値化するエンコーダと、エンコ
ーダから出力される遅延情報を補正する補正回路とを具
備し、被位相検出信号のデジタル位相差検出をし、位相
情報を出力することを含み構成する。

〔産業上の利用分野〕

本発明は、デジタル位相検出回路及び位相差検出方法に
関するものであり、更に詳しく言えば、外来信号を同期
又はロックするデジタルＰＬＬ回路に位相情報を出力す
る位相検出回路に関するものである。

近年アナログ方式の位相差検出回路では、外付けの容量
や、抵抗等が必要になり、これをＩＣ化することは困難
であった。

しかし、デジタルテレビ映像信号処理回路等の水平同期
信号をデジタルＰＬＬ処理をする場合の位相情報として
、デジタル形式の情報が必要となる場合がある。

〔従来の技術〕

第５図（ａ）〜（ｃ）は、従来例に係る位相差検出回路
を説明する図である。

同図（ａ）において、１は入力信号Ｖａ、入力信号ｖｂ
間の位相を比較する位相比較器である。

Ｒは外付は抵抗、Ｃは外付は容量（コンデンサ）である
。Ｐは位相比較器ｌの出力、■（θ）は位相差電圧出力
である。

これらにより位相差検出回路を構成し、その動作を、同
図（ｂ）、　　（ｃ）のタイムチャートに基づいて説明
する。

同図（ｂ）は、人力信号Ｖａが、入力信号ｖｂより位相
差θだけ進んでいた場合の回路の動作を示すタイムチャ
ートである。まず、入力信号Ｖａが立ら下がると、同図
（ａ）のように、位相差出力回路の内部動作により、出
力Ｐが、このｒＨ。

レベル状態を保持する。入力信号ｖｂが立ち下がると、
出力Ｐは元のハイインピーダンス状態に戻る。

従って、入力信号Ｖａが入力信号ｖｂより進んでいる場
合は、出力Ｐがその位相の進んでいる間だけ「Ｈ」レベ
ルとなり、後段のコンデンサー（容量成分）４を充電す
る。この充電された電圧■（θ）が検出された位相差θ
に当たる。

また、入力信号Ｖａが人力信号ｖｂより遅れている場合
は、今とちょうど逆の動作をし、これを同図（Ｃ）のタ
イムチャートに示している。つまり、入力信号ｖｂの立
ち下がった時点から、出力ＰはｒＬ、レベルになり、こ
の状態が入力信号Ｖａが立ちさがるまで続けられる。入
力信号Ｖａが立ち下がると、出力Ｐは、ハイインピーダ
ンス状態になる。このため、入力信号Ｖａが入力信号ｖ
ｂより位相が遅れていた分だけ、出力ＰよりｒＬ。

レベルが出力され、コンデンサー４は、放電する。

［発明が解決しようとする課題］ところで従来のような回路構成を取ると、どうしても抵
抗Ｒ、コンデンサーＣ等の外付は回路が必要になり、該
回路の完全なＬＳＩ化は困難であるという第１の問題が
存在する。

また、容量や抵抗は、基本的にアナログ素子であるため
、デジタル回路と違い、どうしても完全な精度を保証す
ることはできない。

さらに、アナログ回路の特色として、デジタル回路と比
較して、どうしてもノイズに弱い。

従って、完全な、理想的な位相差検出を実現することが
出来ないという第２の問題が存在する。

本発明は、かかる従来例の課題に濫み創作されたもので
あり、客用や抵抗等の外付は回路を要するアナログ方式
の位相差検出回路に替えて、完全デジタル動作によって
位相情報を出力することを可能とするデジタル位相差検
出回路の桿供を目的とする。

〔課題を解決するための手段〕

本発明のデジタル位相差検出回路は、その原理図を第１
図に、その一実施例を第２〜４図に示すように、回路の
構成を被位相検出信号ＰＳを遅延させる０段遅延素子１
１と、遅延されて遅延データＤ、〜Ｄ、を経時的に取り
込むｎ段遅延レジスタ１２と、検出された遅延データＤ
＋数値化するエンコーダ１３と、エンコーダ１３から出
力される遅延情報ＤＤを補正する補正回路１４とを具備
し、被位相検出信号ＰＳのデジタル位相差検出をし、位
相情報ＰＤを出力することを特徴とし、その検出方法を
被位相検出信号ＰＳの遅延処理をし、前記遅延処理された遅延データＤ１〜Ｏｏを基準信号φ
Ｓにより取り込んで遅延データＤ、を保持し、前記遅延データＤ、を数値化して遅延情報ＤＤを作成し
、前記遅延情報ＤＤを補正データにより補正して、位相情
報ＤＤを出力することを特徴とし、また、その補正デー
タが、基準信号φＳと補正信号ＴＳとの間の位相差を予
め規格した遅延データから得られる除数ｔ”）Ｋ２であ
ることを特徴とし、上記目的を達成する。

〔作用］本発明によれば、被位相検出信号ＰＳが１段遅延素子１
１により、遅延処理されて、被位相検出信号ＰＳをｎ個
の遅延データＤ１〜Ｄ１に分割され、０段遅延レジスタ
１２により基準信号φＳに同期して、該遅延データが保
持され、この保持された遅延データＩ）＋がエンコーダ
１３により数値化されて、遅延情報ＤＤを補正回路１４
により補正することにより位相情報ＰＤを得ることがで
きる。

このため、位相差検出回路を完全にデジタル化すること
が可能となる。

これにより、外付は抵抗や容量を必要とするアナログ方
式の位相差検出回路に置き替えることが可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明をす
る。

第２〜４図は本発明の実施例に係るデジタル位相差検出
回路及び位相検出方法説明する図であり、第２図は、本
発明の実施例に係るデジタル位相差検出回路の構成図を
示している。

図において、２１ａは被位相検出信号ＰＳとテスト信号
ＴＳとの入力を切り換えるセレクタである。なお、被位
相検出信号ＰＳは、テレビ信号などに含まれる水平同期
信号（１周ｌ１１１６３．５〔μＳ〕やＦＭ変調波等の
位相差検出信号である。また、Ｃ８は切り換え信号であ
り、遅延情報作成時（動作状態）及び補正時（テスト状
態）を切り換える制御（８号である。２１はｎ段遅延素
子であり、例えばインバータをｎ段面列にして、各段毎
に出力端子を設け、被位相検出信号ＰＳを１傾次遅延さ
せて、遅延データＤ１〜Ｄ１を出力する機能を有してい
る。

２２は遅延データＤ、〜Ｄ、を経時的に取り込むｎｂｉ
ｔレジスタ（０段遅延レジスタ１２）であり、基準信号
φＳの立ち上がりに同期して遅延データＤ、〜Ｄ、、の
うち、「Ｈ」からｒｌ、Ｊに変化する遅延データＤＩを
検出（ラッチ）して、エンコーダ２３に出力する機能を
有している。なお基準信号φＳは、デジタルテレビ信号
処理回路の場合は、色副搬送波（、ｃ＝３．５Ｆｔ　（
ＭＨｚ　］の４（合（１，ｃ）又は３倍（３ｆ、、ｃ）
のシステムクｃ＋　ツタ（１周間約７０（ｎｓ））であ
る。また、位相差等は、被位相検出信号ＰＳと、システ
ムクロ。

りφＳ間との位相のずれ計を位相情報として出力される
ものである。

２３は、検出された遅延データＤ、を数値化して、遅延
情報ＤＤを出力するエンコーダである。

また、２４ａ、２４ｂは補正回路１４の一部を構成する
ランチ回路Ａ、Ｂであり、切り換え信号Ｃｓが補正時（
テスト状態）の期間中に、ラッチ回路２４ａは遅延情報
ＤＤをラッチしてラッチへの出力データＤＡを加算器２
４ｄに出力する機能を有し、ラッチ回路２４ｂは遅延情
報ＤＤをランチして、ラッチＢの出力データＤＢを加算
器２４ｄと２４ｃに出力する機能を有している。

なお、加算器２４ｄはランチへの出力データＤＡとラッ
チＢの出力データＤ１３とを加算して、除数ＤＫ２を出
力するものであり、加算器２４ｃは、ラッチＢの出力デ
ータＤＢと、遅延情報ＤＤとを入力して被除数ＤＫＩを
出力するものである。

また、２４ｅはラッチ回路Ａ、Ｂや加算器２４ｃ２４ｄ
と共に補正回路２４を構成する割算器であり、被除数Ｄ
ＫＩと除数ＤＫ２とを入力して、正規化した位相情報Ｐ
Ｄを出力するものである。

これ等により、デジタル位相差検出回路を構成する。

次にデジタル位相差検出方法について該検出回路の動作
と併せて説明をする。

第３図は、本発明の実施例の位相差検出回路の動作状態
時に係るタイムチャートである。

図において、まず、該位相差検出回路を動作状態にする
切り換え信号Ｃ８がｒＨ，→「ＬＪになると同時に、例
えば水平同期信号等の被位相検出４３号ＰＳの立ち下が
りがｎ段遅延素子によって遅延処理される。なお、１．
２．３・・・・・・ｉ・・・・・・ｎ２、ｎ−１，ｎは
水平同期信号の立ち下がりを遅延処理したｎ段遅延素子
の各素子より出力される遅延データＤ、〜Ｄ、、である
。

次に、ｎｂｉｔレジスタ２２において、基準信号φＳ例
えば、デジタルブレビ回路等のシステムクロック（４ｒ
＠ｃ）φＳにより、被位相検出信号ＰＳの遅延データＤ
１〜Ｄｎのうち、システムクロックφＳ＝１に同期して
、「Ｈ」→「ＬＪに変化する遅延データＤ＋　＝６をラ
ッチする。。なお、１〜５段目のｎｂｉＬレジスタ２２
の出力は、ｒＨ，に固定され、５段目以降は「Ｌ」に固
定される。

これにより検出された遅延データＤ、＝６をエンコーダ
２３により数値化処理されて位相差が検出される。この
時のエンコーダの出力ＤＤが遅延情報となる。

なお、この遅延情報ＤＤを補正して、位相情報ＰＩ）を
出力するため、次の処理がされる。

すなわち、加算器２４ｃによりエンコーダ２３の遅延情
報ＤＤと、ラッチＢの出力データＤＢと加算し、（ｒ）
、＝ｎ　　４）　　　（Ｄｉ−６）のデータからなる被
除数ＤＫＩを検出する。

次に、被位相検出信号の周期間を、例えば、水平同期信
号の場合、１周！ＩＪＩ−６３．５Ｃμｓ］の合間利用
して、位相差検出回路のテスト状態を作成し、除数の検
出処理をする。

なお、第４図は本発明の実施例の位相差検出回路のテス
ト状態時に係るタイムチャートである。

図において、切り換え信号Ｃ３をｒＨ，にして、セレク
タ２１ａを動作させ、セレクタ２１ａの入ノｊを被位相
検出信号ＰＳからテスト信号ＴＳに切り換えて、動作状
態からテスト状態にする。

これにより、予めシステムクロックφＳとの位相差が規
格化されたテスト信号ＴＳを０段遅延素子２１により、
被位相検出信号ＰＳと同様に遅延処理され、システムク
ロックφＳ−１に同期して、テスト信号ＰＳの遅延デー
タＤ、〜Ｄ７のうちｒ　Ｈ、から「Ｌ」に変化する遅延
データＤ、　＝３と、１周期後のシステムクロックφＳ
−２に同期してｒ　Ｈ、から「Ｌ」に変化する遅延デー
タＤＩ−ｎ−４をラッチし、エンコーダ２３により数値
化し、該テスト信号の遅延データＤＤをラッチ回路２４
ａ、２４ｂに入力する。

ここで、ラッチへの出力データＤＡと、ランチ日の出力
データＤＢとを加算器２４ｄにより加算して、除数ＤＫ
２を検出する。

なお、動作状態時に検出された加算器２４ｃから出力さ
れる被除数ＤＫＩと、テスト状態時に検出されて加算器
２４ｄから出力される除数ＤＫ２とを割算器２４ｅによ
り割算し、被位相差信号ＰＳの遅延情報を規格化された
テスト信号ＴＳの遅延情報により補正する。これにより
、正規格された（１γ相情報ＰＤを出力することができ
る。

このようにして、被位相検出信号ＰＳが０段遅延素子２
１により遅延処理されて、被位相検出信号ＰＳをｎ個の
遅延データＤ、〜Ｄ、に分割され、ｎｂｉｔレジスタ２
２により、基準信号φ５＝１２に同期して、該遅延デー
タＤ１〜Ｄ、、のうちｒｌｌ、から「【５」に変化する
遅延データＤ、＝６やり、＝ｎ−４が保持され、この保
持された遅延データＤ、がエンコーダ２３により数値さ
れ、遅延情報ＤＤとなり、該遅延情報ＤＤを規格化され
たテスト信号ＴＳの遅延データＤＤにより補正すること
により、正規した位相情報ＰＤを出力することができる
。

このため、位相検出回路を完全にデジタル化することか
可能となる。

［発明の効果］以上説明したように、本発明によれば被位相検出信号の
位相情報を規格化した遅延データにより補正する処理杏
完全デジタル動作させることが可能となる。

このため、従来の外付は容量や抵抗等などが必要なアナ
ログ式の位相差検出回路に替えて、デジタル位相差検出
回路を構成することができ、電子機器等のデジタルＰＬ
Ｉ、回路を完全１ｃ化することが可能となる。

【図面の簡単な説明】

第１図は、本発明の実施例のデジタル位相検出回路の構
成に係る原理図、第２図は、本発明の実施例に係るデジタル位相差検出回
路の構成図、第３図は、本発明の実施例の位相差検出回路の動作状態
時に係るタイムチャート、第４図は、本発明の実施例の位相差検出回路のテスト１
ｋＢ時に係るタイムチャート、第５図は、従来例に係る
位相差検出回路を説明する図である。（符号の説明）１・・・Ｄ／Ａ変換器、２・・・アナログ位相差検出回路、３・・・へ／Ｄ変ｉ桑器、１１．２１・・・ｎ段遅延素子１２．２２・・・０段遅延レジスタ（ｎｂｉＬレジスク）、１３２３・・・エンコーダ、Ｉ４・・・補正回路、２１ａ・・・セレクタ、２４ａ、２４ｂ−・・ランチ回路Ａ、Ｂ、２４ｃ、２４
ｄ・・・加算器、２４ｅ・・・割算器、ＰＳ・・・被位相検出信号、ＰＤ・・・位ＩＶｌ情報、Ｄ、〜Ｄｆｉ、Ｄ、・・・遅延データ、ＤＤ・・・遅延
情報（エンコーダの出力データ）、ＣＳ・・・切り換え
信号、 φＳ・・・基（表信号（システムクロック）、ＤＡ・・
・ランチへの出力データ、ＤＢ・・・ラッチＢの出力データ、ＤＫｌ・・・被除数、ＤＫ２・・・除数（ｈＲ正データ）、Ｖａ、Ｖｂ・・・入力信号、Ｐ・・・出力、 ■（θ）・・・位相差電圧出力、 θ・・・位相差、Ｒ・・・外付は抵抗、Ｃ・・・外付は容量。本発明の実施例のデジタル位相差検出回路の構成に係る
原理固溶１図

Claims

【特許請求の範囲】

（１）被位相検出信号（ＰＳ）を遅延させるｎ段遅延素
子（１１）と、遅延されて遅延データ（Ｄ＿１〜Ｄ＿ｎ
）を経時的に取り込むｎ段遅延レジスタ（１２）と、検
出された遅延データ（Ｄ＿ｉ）を数値化するエンコーダ
（１３）と、エンコーダ（１３）から出力される遅延情
報（ＤＤ）を補正する補正回路（１４）とを具備し、被
位相検出信号（ＰＳ）のデジタル位相差検出をし、位相
情報（ＰＤ）を出力することを特徴とするデジタル位相
差検出回路。
（２）被位相検出信号（ＰＳ）の遅延処理をし、前記遅
延処理された遅延データ（Ｄ＿１〜Ｄ＿ｎ）を基準信号
（φＳ）により取り込んで遅延データ（Ｄ＿ｉ）を保持
し、前記遅延データ（Ｄ＿ｉ）を数値化して遅延情報（ＤＤ
）を作成し、前記遅延情報（ＤＤ）を補正データにより補正して、位
相情報（ＤＤ）を出力することを特徴とするデジタル位
相差検出方法。
（３）前記補正データが、基準信号（φＳ）と補正信号
（ＴＳ）との間の位相差を予め規格した遅延データから
得られる除数（ＤＫ２）であることを特徴とする請求項
２記載のデジタル位相差検出方法。