JPH01189171A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
- Publication number
- JPH01189171A JPH01189171A JP1395988A JP1395988A JPH01189171A JP H01189171 A JPH01189171 A JP H01189171A JP 1395988 A JP1395988 A JP 1395988A JP 1395988 A JP1395988 A JP 1395988A JP H01189171 A JPH01189171 A JP H01189171A
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- JP
- Japan
- Prior art keywords
- drain
- field effect
- effect transistor
- source
- junction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電界効果型トランジスタに係り、特に短チャネルの電界
効果型トランジスタに関し。
効果型トランジスタに関し。
短チヤネル化に伴う素子特性劣化を防止することを目的
とし。
とし。
チャネル部が、少なくとも一方のソースドレイン接合近
傍にアモルファス領域を含むことを特徴とする電界効果
型トランジスタをもって構成とする。
傍にアモルファス領域を含むことを特徴とする電界効果
型トランジスタをもって構成とする。
本発明は電界効果型トランジスタに係り、特に短チャネ
ルの電界効果型トランジスタに関する。
ルの電界効果型トランジスタに関する。
短チヤネル化に伴う素子特性劣化という問題があり、こ
のため、かか′る素子の特性劣化に対して対策を講じた
電界効果型トランジスタを開発する必要がある。
のため、かか′る素子の特性劣化に対して対策を講じた
電界効果型トランジスタを開発する必要がある。
近年、超ＬＳＩの高集積化に伴い、これに使用するＭＯ
ＳＦＥＴもますます微細化が進展している。通常の微細
化の方法は、スケーリング則によって電圧、電流を一定
にしながら、素子内の各部分の寸法を縮小していくもの
であるが、ゲート長が１μｍ程度以下になると新たな問
題が発生してくる。即ち、チャネル内のドレイン接合近
傍に高電界が生成して、ホットキャリヤが発生するよう
になる。発生したホットキャリヤはゲート酸化膜内に注
入され、素子特性を劣化させ、長時間の使用に耐えなく
する。
ＳＦＥＴもますます微細化が進展している。通常の微細
化の方法は、スケーリング則によって電圧、電流を一定
にしながら、素子内の各部分の寸法を縮小していくもの
であるが、ゲート長が１μｍ程度以下になると新たな問
題が発生してくる。即ち、チャネル内のドレイン接合近
傍に高電界が生成して、ホットキャリヤが発生するよう
になる。発生したホットキャリヤはゲート酸化膜内に注
入され、素子特性を劣化させ、長時間の使用に耐えなく
する。
一方、電源電圧を下げればチャネル内の最大電界値は小
さくなるけれども、素子の動作速度の低下、電源規格の
変更、素子特性の設計基準の変更など多くの問題が出て
くる。そこで、電源電圧を下げずにホントキャリヤの発
生を抑止できるような短チャネルＭＯＳＦＥＴの開発が
望まれる。
さくなるけれども、素子の動作速度の低下、電源規格の
変更、素子特性の設計基準の変更など多くの問題が出て
くる。そこで、電源電圧を下げずにホントキャリヤの発
生を抑止できるような短チャネルＭＯＳＦＥＴの開発が
望まれる。
第３図に従来の電界効果型トランジスタの例としてｎチ
ャネル抵抗 Ｓ Ｆ ＥＴの断面構造を示す。
ャネル抵抗 Ｓ Ｆ ＥＴの断面構造を示す。
図において、■は半導体基板で硼素（Ｂ）がｌ Ｑ ”
ｃＩｌ−コ注入されたシリコン基板である。３と４はそ
れぞれソースとドレインで、燐（Ｐ）または砒素（Ａｓ
）が １Ｑ２１Ｃ，４程度注入されていて接合深さは約
０．２μｍである。
ｃＩｌ−コ注入されたシリコン基板である。３と４はそ
れぞれソースとドレインで、燐（Ｐ）または砒素（Ａｓ
）が １Ｑ２１Ｃ，４程度注入されていて接合深さは約
０．２μｍである。
５は厚さが２７ｎｍのゲート酸化膜であり、６はゲート
電極、７はゲート絶縁膜である。
電極、７はゲート絶縁膜である。
この構造のＭＯＳＦＥＴでは、チャネル内の電界強度は
ドレイン接合付近においてピークをもっている。このド
レイン接合近傍の高電界によってキャリヤ速度が増加し
、ホットキャリヤを発生するようになる。このホットキ
ャリヤがゲート酸化膜内に注入されて、素子特性を劣化
させていた。
ドレイン接合付近においてピークをもっている。このド
レイン接合近傍の高電界によってキャリヤ速度が増加し
、ホットキャリヤを発生するようになる。このホットキ
ャリヤがゲート酸化膜内に注入されて、素子特性を劣化
させていた。
従って、かかるホットキャリヤの発生を抑止するか、ま
たは発生してもその影響を無効化し、長時間の使用に耐
える電界効果型トランジスタの開発という課題が生じて
いた。
たは発生してもその影響を無効化し、長時間の使用に耐
える電界効果型トランジスタの開発という課題が生じて
いた。
本発明はかかる課題を解決することを目的とする。
第１図は本発明の電界効果型トランジスタの断面構造を
示す。
示す。
チャネル部が、少なくとも一方のソースドレイン接合近
傍にアモルファス領域を含むことを特徴とする電界効果
型トランジスタにより、上記課題は解決される。
傍にアモルファス領域を含むことを特徴とする電界効果
型トランジスタにより、上記課題は解決される。
本発明はドレイン接合近傍の高電界によるキャリヤ速度
の増加を避けようとするものである。ドレイン接合近傍
でキャリヤの散乱を増加させるような何らかの手段を講
ずれば、キャリヤが加速されても散乱によりホットキャ
リヤになることが妨げられ、キャリヤ数がアバランシェ
増幅することも妨げられる。
の増加を避けようとするものである。ドレイン接合近傍
でキャリヤの散乱を増加させるような何らかの手段を講
ずれば、キャリヤが加速されても散乱によりホットキャ
リヤになることが妨げられ、キャリヤ数がアバランシェ
増幅することも妨げられる。
そこで、半導体基板１上のドレイン４の接合近傍のチャ
ネル部を部分的にアモルファス状態にすることにより、
ホットキャリヤの発生を抑える。
ネル部を部分的にアモルファス状態にすることにより、
ホットキャリヤの発生を抑える。
アモルファス状態の部分は他の結晶状態の部分よりも電
気抵抗が大きくなり、ドレイン接合近傍の高電界による
キャリヤの速度の増加が抑止される。
気抵抗が大きくなり、ドレイン接合近傍の高電界による
キャリヤの速度の増加が抑止される。
これにより、ドレイン接合付近でのホットキャリヤの発
生量を少なくシ、アバランシェ現象の発生も抑止するこ
とができる。
生量を少なくシ、アバランシェ現象の発生も抑止するこ
とができる。
ソース、ドレイン間に流れているドレイン電流は、主に
ソース、ドレイン間の平均電界によって決まり、ドレイ
ン接合近傍の掻く狭い領域に高電界があってもドレイン
電流に影響を与えない。
ソース、ドレイン間の平均電界によって決まり、ドレイ
ン接合近傍の掻く狭い領域に高電界があってもドレイン
電流に影響を与えない。
さらに、ドレイン接合近傍での散乱の増加がチャネル抵
抗の増加を招いたとしても、そのような領域が極く狭い
領域に限られているならば、ドレイン電流の減少はあま
りない。従って、ソース接合近傍の極く狭い領域にもア
モルファス領域を形成したとしてもドレイン電流への影
響は小さい。
抗の増加を招いたとしても、そのような領域が極く狭い
領域に限られているならば、ドレイン電流の減少はあま
りない。従って、ソース接合近傍の極く狭い領域にもア
モルファス領域を形成したとしてもドレイン電流への影
響は小さい。
かくして、チャネル部のドレイン接合近傍、あるいはソ
ース接合近傍とドレイン接合近傍にアモルファス領域を
形成すればドレイン電流に大きな影響を与えずにしかも
特性劣化の原因となるホットキャリヤの発生を抑制する
ことができる。
ース接合近傍とドレイン接合近傍にアモルファス領域を
形成すればドレイン電流に大きな影響を与えずにしかも
特性劣化の原因となるホットキャリヤの発生を抑制する
ことができる。
本発明の電界効果型トランジスタを実現させる製造工程
の例を第２図に示す。
の例を第２図に示す。
第２図（ａ）参照
半導体基ｖｉ１は硼素（Ｂ）がｌＯげＣ１１１−３注入
されたシリコン基板であり、その上にフィールド酸化膜
２を形成する。
されたシリコン基板であり、その上にフィールド酸化膜
２を形成する。
素子領域にｆｉ（Ｐ）を１０”ｃｍ″″３程度注入し。
深さが約０．２μｍのソース３とドレイン４を形成する
。
。
厚さが２７ｎｍのゲート酸化膜５．ゲート電極６、ゲー
ト絶縁膜７を形成する。
ト絶縁膜７を形成する。
第２図（ｂ）参照
全面にＳｉ３ Ｎ ４膜８を被着した後、さらにレジス
ト膜９を被着する。
ト膜９を被着する。
第２図（ｃ）参照
反応性イオンエッチ（ＲＩＢ）を用いてゲート絶縁膜７
が表面に出る程度にエッチバックする。
が表面に出る程度にエッチバックする。
ゲート電極部分及びその両側を覆うイオン注入マスク用
レジスト１０を形成する。
レジスト１０を形成する。
第２図（ｄ）参照
テーパーエッチを行い、ゲート絶縁膜７及びその両側の
Ｓｉ３Ｎ４膜８が斜面を形成するようにする。
Ｓｉ３Ｎ４膜８が斜面を形成するようにする。
第２図（ｅ）参照
全面にＳｉイオンを注入する。ソース接合近傍のチャネ
ル部及びドレイン接合近傍のチャネル部の深さにおいて
注入イオンの作用が結晶状態を崩してアモルファス状態
とするような注入条件を選択して、アモルファス領域を
形成する。
ル部及びドレイン接合近傍のチャネル部の深さにおいて
注入イオンの作用が結晶状態を崩してアモルファス状態
とするような注入条件を選択して、アモルファス領域を
形成する。
第２図（ｆ）参照
Ｓｉ３ Ｎ ４膜のみを選択エッチで除去した後絶縁膜
１１を被着し、ソース部及びドレイン部の孔開けを行い
、ソース電極１２及びドレイン電極１３を形成する。
１１を被着し、ソース部及びドレイン部の孔開けを行い
、ソース電極１２及びドレイン電極１３を形成する。
本発明によれば、性能を下げずにドレイン接合付近にお
ける高電界によるホットキャリヤの発生を抑止し、長時
間使用しても素子特性劣化の小さい高性能な電界効果型
トランジスタを得ることができる。本発明は素子の小型
化に寄与するところが大きい。
ける高電界によるホットキャリヤの発生を抑止し、長時
間使用しても素子特性劣化の小さい高性能な電界効果型
トランジスタを得ることができる。本発明は素子の小型
化に寄与するところが大きい。
第１図は本発明の電界効果型トランジスタ。
第２図は製造工程。
第３図は従来の電界効果型トランジスタである。 図に
おいて。 １は半導体基板。 ２はフィールド酸化膜。 ３はソース。 ４はドレイン。 ５はゲート酸化膜。 ６はゲート電極。 ７はゲート絶縁膜。 ８はＳｉ３ Ｎ ４膜。 ９はレジスト膜。 １０はイオン注入マスク用レジスト １１は絶縁膜。 １２はソース電極。 １３はドレイン電極 ｆ一定呵の電稈檄カ釆型トランジスク 竿 １ 図 ↑１１遣工程 草 ２ 図（イのｊ） 製造工程 第 ２ 図（＋の２）
おいて。 １は半導体基板。 ２はフィールド酸化膜。 ３はソース。 ４はドレイン。 ５はゲート酸化膜。 ６はゲート電極。 ７はゲート絶縁膜。 ８はＳｉ３ Ｎ ４膜。 ９はレジスト膜。 １０はイオン注入マスク用レジスト １１は絶縁膜。 １２はソース電極。 １３はドレイン電極 ｆ一定呵の電稈檄カ釆型トランジスク 竿 １ 図 ↑１１遣工程 草 ２ 図（イのｊ） 製造工程 第 ２ 図（＋の２）
Claims (1)
- チャネル部が、少なくとも一方のソースドレイン接合
近傍にアモルファス領域を含むことを特徴とする電界効
果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013959A JP2666322B2 (ja) | 1988-01-25 | 1988-01-25 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013959A JP2666322B2 (ja) | 1988-01-25 | 1988-01-25 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189171A true JPH01189171A (ja) | 1989-07-28 |
| JP2666322B2 JP2666322B2 (ja) | 1997-10-22 |
Family
ID=11847750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013959A Expired - Lifetime JP2666322B2 (ja) | 1988-01-25 | 1988-01-25 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666322B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010182953A (ja) * | 2009-02-06 | 2010-08-19 | Seiko Instruments Inc | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6147670A (ja) * | 1984-08-15 | 1986-03-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63142866A (ja) * | 1986-12-05 | 1988-06-15 | Nec Corp | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
-
1988
- 1988-01-25 JP JP63013959A patent/JP2666322B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6147670A (ja) * | 1984-08-15 | 1986-03-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63142866A (ja) * | 1986-12-05 | 1988-06-15 | Nec Corp | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010182953A (ja) * | 2009-02-06 | 2010-08-19 | Seiko Instruments Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2666322B2 (ja) | 1997-10-22 |
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