JPH0620132B2 - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPH0620132B2
JPH0620132B2 JP61078415A JP7841586A JPH0620132B2 JP H0620132 B2 JPH0620132 B2 JP H0620132B2 JP 61078415 A JP61078415 A JP 61078415A JP 7841586 A JP7841586 A JP 7841586A JP H0620132 B2 JPH0620132 B2 JP H0620132B2
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Description

【発明の詳細な説明】 発明の背景 本発明は、電界効果トランジスタ素子、詳しくは、ゲー
ト酸化物と半導体本体との間の界面境界部分における電
界強度のレベルを低減する差別的にドープされた表面構
造を含む電界効果トランジスタ素子に関する。
最も有用で有益な電気素子の１つは電界効果トランジス
タ（ＦＥＴ）である。超大規模集積（ＶＬＳＩ）回路は
金属−酸化物−半導体（ＭＯＳ）電界効果素子を使用し
て形成されている。これらの所謂ＭＯＳＦＥＴ素子はゲ
ート近辺の素子の構造からその名称が付けられている。
ゲート電極は典型的には、シリコン酸化物層によって該
酸化物の下方のドープされた半導体層から絶縁された金
属層で構成される。本発明において取り扱う問題は、ゲ
ート酸化物領域、特に素子のドレインに近接したゲート
酸化物領域におけるホット電子即ちエネルギの大きい電
子の捕獲（トラッピング）の問題である。
コストを下げ、性能を改良することは金属酸化物半導体
素子を更に小型化するために好ましい。リソグラフィお
よびエッチング技術が更に進歩すると素子の大きさを更
に小さくすることができよう。不幸にして、既存の装置
との適合性のために、このような素子に使用される電源
電圧は、通常、回路密度を増大するにつれて下げること
はできない。このため、大きさを小さくするのにつれて
素子内の電界強度のレベルが増大する。ＭＯＳ素子内で
の高電界の作用は、キャリアの移動度を低下させ、ＭＯ
ＳＦＥＴ、特に nチャンネルＭＯＳＦＥＴ（ＮＭＯＳＦ
ＥＴ）におけるチャンネルのホット電子を不安定にす
る。 nチャンネルＦＥＴのソース領域からドレイン領域
に流れる電子は横方向の電界成分からエネルギを得る。
この電界成分はシリコン半導体とゲート電極の下のシリ
コン酸化物絶縁層との間の界面に平行である。エネルギ
の高い電子はシリコンとシリコン酸化物との間のエネル
ギ障壁を乗越える傾向にあり、酸化物ゲート絶縁層内に
捕獲されるか、またはまだ十分に理解されていない機構
によって望ましくない界面状態を発生する。
チャンネル電流からのホット電子即ちエネルギの高い電
子は半導体とゲート酸化物との間の障壁を乗越えるのに
十分なエネルギを獲得する傾向にあり、その結果酸化物
内に注入される。このように注入された電子が捕獲され
ると、しきい値電圧がシフトしたり、相互コンダクタン
スが低下するというような素子の不安定性が引起される
傾向がある。従って、ホット電子に対して抵抗性のある
ＭＯＳＦＥＴを形成し、このような不安定性を防止する
ことが非常に望ましい。この不安定性は、ＶＬＳＩ回路
におけるＭＯＳＦＥＴ素子を更に小型化するのに望まし
くない重大な制約を課している。
ホット電子に関する問題はゲート酸化物の厚さを増大す
ることによって改善することができるが、これはゲート
酸化物の厚さを増大するとゲート制約効果が低下して、
素子の動作速度を遅くすることになるので望ましくな
い。
ホット電子の問題は確かに望ましくないものであり、Ｍ
ＯＳＦＥＴの最小のゲート長さを制限するものであると
考えられる。ホット電子を捕獲する作用に関して絶縁体
の品質を改良することが可能であるが、チャンネルのホ
ット電子の信頼性を改良する多くの努力はＦＥＴチャン
ネル内の横方向の電界強度を低減することに向けられて
いる。このような試みとしては、傾斜したソース／ドレ
イン接合部を設けたり、二重拡散ソース／ドレイン領域
を設けたり、またゲート電極およびゲート酸化物に隣接
して酸化物の側壁スペーサを設けることがある。これら
の方法の全てはｎ＋ドレイン−ｐチャンネル間の遷移を
急峻でないように形成することによって横方向の電界強
度を低減するものである。本発明者は酸化物の側壁スペ
ーサにより最大安全動作電圧を２ボルト増大できること
がわかった。スペーサの長さ１０００オングストローム
当り１．５ボルトの最大利得が可能である。更に、ホッ
ト電子に関する問題を軽減するための如何なる方法また
は構造も現在のＶＬＳＩ半導体処理行程に適合するもの
にすべきであるということにも注目した。
発明の概要 本発明の一面によれば、埋込みスペーサを設けてシリコ
ンとシリコン酸化物との界面境界から高密度の電流の流
れを離すようにする。特に、高電圧の電界を用いてイオ
ン注入法によりゲート電極の両側のソースまたはドレイ
ン領域（好ましくは両方）に低濃度にドープされた領域
を形成する。この低濃度にドープされた領域はシリコン
とシリコン酸化物との境界の下方に離隔して設けられ
る。この低濃度にドープされた領域はまずリンのような
拡散係数のより大きいドーパントを高電圧で注入するこ
とにより形成する。この同じ埋込み領域にはまたヒ素の
ような第２のドーパントが低濃度で注入される。しかし
ながら、リンの方が拡散係数が大きいので、徐々に傾斜
したチャンネル構造が形成される。次いで、ゲート電極
の両側にシリコン酸化物のスペーサが異方性を有する反
応性イオン・エッチングのような処理によって形成され
る。第２のイオン注入操作を高いドーパント濃度で、か
つ低いイオン注入電界強度で実施する。しかしながら、
ドーパント濃度を一層高くすると、半導体への浸透が一
層深くなる。この処理の結果、半導体表面より下の所で
ソースおよびドレイン領域から伸びる一層低濃度にドー
プされた傾斜した領域が形成される。これらの２つのソ
ースおよびドレイン延長部の間には最も高い電流密度が
形成される。この結果、ゲート電極の近傍に生じるホッ
ト電子が減少する。横方向の電界強度、特にゲート酸化
物の直ぐ下の電界強度は大幅に減少する。
従って、本発明の目的は、ホット電子の影響を受け難い
ＭＯＳＦＥＴ素子を製造する方法を提供することにあ
る。
また、本発明の目的は、改良されたＮＭＯＳＦＥＴの製
造方法を提供することにある。
本発明の更に他の目的は、ＭＯＳＦＥＴ素子のゲート酸
化物の下方における横方向の電界強度を低減する方法を
提供することにある。
本発明の更に別の目的は、ホット電子の影響を悪化させ
ることなくＭＯＳＦＥＴ回路の大きさを減少する方法を
提供することにある。
また、これに限定するものではないが、本発明の目的
は、ホット電子の影響を十分に軽減したＭＯＳＦＥＴ、
特にＮＭＯＳＦＥＴ素子を提供することにある。
本発明の要旨は、特許請求の範囲に記載されているが、
本発明の構成および実施方法は本発明の他の目的および
利点と共に添付図面を参照した以下の説明からよりよく
理解されよう。
発明の詳しい説明 図は本発明に従って製造したＮＭＯＳＦＥＴ素子を例示
しているものである。本発明の目的を達成するために使
用される特定の処理を除いて、通常の方法により素子の
製造は行なわれる。図示の素子について具体的に説明す
ると、素子は n型の基板９９を有する。通常の方法に従
って、フィールド酸化物層１１５が基板９９を高温で酸
素にさらすことによって基板９９上に成長されて、シリ
コン酸化物の絶縁層を形成する。この層は、エッチング
により、チップまたはウェーハ上に能動領域を限定する
パターンを形成する。その後、典型的にはｐ型のウエル
（井戸形の領域）１００がフィールド酸化物層中の能動
領域開口部を介してイオン注入法により形成される。そ
れから、薄いシリコンの酸化物層が全基板上に成長させ
られる。この酸化物層は最終的にはゲート酸化物１１６
を形成し、このゲート酸化物は上述したホット電子を捕
獲するような構造を有している。この薄い酸化物層の上
に、多結晶シリコンを堆積し、 n型ドーパントで高濃度
にドープして、高い導電性を有する層を形成する。この
層は最終的にはゲート電極１３０を形成する。このドー
プされた多結晶シリコンの代りに金属をゲート電極材と
して使用してもよい。いづれにしても、この段階の行程
においては、一般的にマスクを使用してゲート電極のパ
ターンおよび必要な場合には電極相互接続パターンを形
成する。このようなパターンは多結晶シリコンまたは金
属のゲート電極材を選択的に取り除くことによって形成
され、典型的には能動領域に薄い酸化物層を残す。
半導体製造におけるこの段階においては、特別な処理行
程を行って第１図に示す構造を形成する。具体的に説明
すると、この処理工程では、リンのような低濃度の n型
ドーパントを埋込み層中に沈積する。この沈積（デポジ
ション）は約９０keVの電圧でイオン注入法により行な
われる。この結果シリコンと酸化物の界面から約１００
０オングストロームの深さの所に低濃度にドープされた
領域１０３および１０４（点線の間の領域）が形成され
る。リンの拡散係数のために、低濃度にドープされた n
−領域１０３および１０４はゲート領域に向って内側に
伸びて、拡散延長部１０５および１０６を形成する。こ
れらの延長部は本発明の埋込みチャンネル素子に優れた
傾斜（grading）特性を与える。本発明によれば、ヒ素
による第２の低濃度のドーピングが約２００keVの電位
で行なわれる。従って、領域１０３および１０４はヒ素
およびリンの両方によって低濃度にドープされる。しか
しながら、リンの拡散係数がヒ素ドーパントよりも大き
いので、拡散傾斜構造（１０５および１０６）が得られ
る。領域１０３，１０４，１０５および１０６はフィー
ルド酸化物層１１５からゲート電極１３０の左側および
右側の縁に向って内側に伸びることに注意されたい。こ
のドーピングはソースまたはドレイン領域の１平方セン
チメートルあたり１０12乃至１０14個のドーパント原子
の注入量で行なわれる。対照的に、従来ではドーピング
行程はこのような傾斜した構造を設けるように行なわれ
てはいない。
この段階の処理において、別のシリコン酸化物層がウェ
ーハまはチップの表面上に堆積される。しかしながら、
酸化物層を堆積させる他の方法と対照的に、この処理行
程においては、科学蒸着法が使用される。これは素子の
全表面の覆うのが好ましいからである。次いで、反応性
イオン・エッチングを典型的にはトリフルオロメタン
（ＣＨＦ３）の雰囲気内で実行して、ゲート電極１３０
の両側におけるような急峻な垂直変移を有する領域を除
いてこのシリコン酸化物層のほとんどを異方性エッチン
グして取り除く。この異方性エッチングは、ゲート電極
１３０の両側に酸化物スペーサ１１７′を残すという点
において有利である。このスペーサはゲートの下方の酸
化物と半導体との界面の近傍、特にゲートとドレインと
の間の近傍において発生するホット電子の影響を軽減す
る重要な機能を有している。更に、スペーサ１１７′は
また、イオン注入または拡散によりソースおよびドレイ
ン領域を形成するための次の処理行程に用いられる自己
整合マスクを形成する。本発明によれば、能動領域のソ
ースおよびドレイン領域に対して高濃度（ｎ＋）のドー
ピングを行う。典型的には、この第２のドーピングは１
平方センチメートルあたり約８×１０15個のドーパント
原子の注入量で行われる。この結果、第１図に示す領域
１０１および１０２が形成され、これらの領域は典型的
には約１５００乃至４０００オングストロームの深さま
で延在する。スペーサ１１７′によって形成されるマス
ク効果のために、領域１０１および１０２から内側に延
在するソースおよびドレインの小さな低濃度のｎ−領域
が残る。これらは領域１０５および１０６であり、これ
らの領域は図示のように層１０３および１０４の一部を
形成する。典型的には、ゲートの両側の各スペーサ１１
７′は約０．１乃至０．２ミクロンの幅を有する。従っ
て、ソースおよびドレイン領域の低濃度にドープされた
部分はほぼ０．１および０．２ミクロンの間の対応する
距離だけゲートに向って内向きに延在している。
本発明によれば、ポリシリコン材料からなるゲート・ス
ペーサ１１７′を使用することも可能である。この実施
例においては、低濃度にドープされた領域１０３，１０
４，１０５および１０６は通常の電圧レベル、例えば９
０keVで注入することができる。本実施例においては、
埋込みチャンネルは、ドープされたポリシリコンまたは
金属のスペーサがドープされたポリシリコンのゲートを
介して正の電圧にバイアスされたとき形成される。ドー
プされた多結晶シリコンのスペーサを使用したい場合に
は、反応性イオン・エッチングを使用してゲートのマス
ク処理行程において多結晶シリコン材料を取り除く。
本発明においては、リン注入およびその後の拡散は、ヒ
素注入の前または後、またはソース／ドレイン用の注入
の間に実施してもよいことに注意されたい。本発明は良
好に制御された傾斜接合部を有するという利点がある
が、これは低濃度にドープされた n−ドレイン延長部を
傾斜させるのに必要なリン濃度が高濃度にドープされた
ｎ＋ドレインを傾斜させるのに必要な濃度よりもかなり
低いためである。
従って、本発明の方法および構造はＭＯＳＦＥＴ素子の
酸化物層中におけるホット電子の捕獲の問題に対する有
用な解決法を提供していることが上述のことから理解さ
れよう。また、本発明は従来の処理方法を用いて所望の
構造上の変更を行う簡単な方法を提供していることも理
解されよう。また、本発明は電源電圧を低減する必要も
なく従来達成し得るものよりも大きな密度にＭＯＳＦＥ
Ｔ回路の縮小を可能にしていることも理解されよう。従
って、本発明により製造される素子は既存のシステムに
非常に容易に組み込むことができる。また、本発明の素
子は重要な素子特性を損うことなく電圧ストレスに耐え
ることができることが理解されよう。更に、一般にはソ
ースおよびドレイン領域の両方が本発明の埋込みチャン
ネル構造を有することが好ましいものであるが、これら
の領域の一方にのみこの構造を使用することも可能であ
ることに注意されたい。しかしながら電流の流れが一方
向であるトランジスタにおいてはドレイン領域にのみこ
のような構造を使用することが一般に好ましいものであ
る。
以上、本発明を好適な実施例に従って詳細に説明した
が、本技術分野に専門知識を有するものにとっては多く
の修正および変更をなすことができよう。従って、本発
明の真の精神および範囲内に入るこのような全ての修正
および変更は特許請求の範囲に包含されるものである。
【図面の簡単な説明】
図は本発明に従って製造されたＭＯＳＦＥＴ素子の断面
図である。 （主な符号の説明） ９９……基板、１００……ウエル、１０３，１０４，１
０５，１０６……低濃度にドープされた領域、１０５，
１０６……延長部、１１５……フィールド酸化物層、１
１６……ゲート酸化物、１１７′……スペーサ、１３０
……ゲート電極。

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】金属−酸化物−半導体形電界効果トランジ
    スタであって、 第１の極性のドーパントでドープされた半導体本体と、 該本体部分の一部の上に配置された絶縁層と、前記半導
    体本体から電気的に絶縁されるように前記絶縁層の上に
    配置された導電性ゲート電極とを有し、 前記半導体本体が第２の極性のドーパントで高濃度にド
    ープされたソース領域と、前記第２の極性のドーパント
    で高濃度にドープされたドレイン領域とを有し、該ソー
    スおよびドレイン領域が前記ゲート電極の両側に所定の
    深さまで前記半導体本体内に配置されており、 前記半導体本体がまた前記ソース領域および前記ドレイ
    ン領域の少なくとも一方から伸びる低濃度にドープされ
    た延長部を有し、該延長部のドーパントは前記第２の極
    性のドーパントであり、前記延長部の各々は前記半導体
    本体の表面の下方に配置されて前記ゲート電極の下方の
    領域に向かって延在し、前記延長部の各々は前記半導体
    本体と前記絶縁層との間の境界から離隔しており、さら
    に前記延長部の各々はそこからドーパント濃度が傾斜し
    ている傾斜領域によって囲まれており、また前記延長部
    が相異なる拡散係数を有する少なくとも２つの第２の極
    性のドーパントを含んでいることを特徴とする電界効果
    トランジスタ。
  2. 【請求項２】特許請求の範囲第１項記載の電界効果トラ
    ンジスタにおいて、前記ゲート電極の両側には側部スペ
    ーサが設けられている電界効果トランジスタ。
  3. 【請求項３】特許請求の範囲第２項記載の電界効果トラ
    ンジスタにおいて、前記スペーサの幅が約０．１乃至
    ０．２ミクロンである電界効果トランジスタ。
  4. 【請求項４】特許請求の範囲第１項記載の電界効果トラ
    ンジスタにおいて、前記延長部がその隣接する高濃度に
    ドープされた部分から約０．１乃至０．２ミクロンの距
    離だけ外側に延在している電界効果トランジスタ。
  5. 【請求項５】特許請求の範囲第１項記載の電界効果トラ
    ンジスタにおいて、前記延長部が前記絶縁層と前記半導
    体本体との間の界面から約１０００オングストロームの
    所に配置されている電界効果トランジスタ。
  6. 【請求項６】特許請求の範囲第１項記載の電界効果トラ
    ンジスタにおいて、前記高濃度にドープされた領域が前
    記半導体本体の表面からほぼ１５００乃至４０００オン
    グストロームの深さまで延在している電界効果トランジ
    スタ。
  7. 【請求項７】特許請求の範囲第１項記載の電界効果トラ
    ンジスタにおいて、前記第１の極性のドーパントがｐ型
    ドーパントであり、前記第２の極性のドーパントがｎ型
    ドーパントである電界効果トランジスタ。
  8. 【請求項８】特許請求の範囲第１項記載の電界効果トラ
    ンジスタにおいて、前記トランジスタが nチャンネル形
    の素子である電界効果トランジスタ。
  9. 【請求項９】特許請求の範囲第１項記載の電界効果トラ
    ンジスタにおいて、前記延長部のドーパントの１つがヒ
    素である電界効果トランジスタ。
  10. 【請求項１０】特許請求の範囲第１項記載の電界効果ト
    ランジスタにおいて、前記延長部のドーパントの１つが
    リンである電界効果トランジスタ。
  11. 【請求項１１】特許請求の範囲第１項記載の電界効果ト
    ランジスタにおいて、前記半導体本体がシリコンで構成
    されている電界効果トランジスタ。
  12. 【請求項１２】特許請求の範囲第１項記載の電界効果ト
    ランジスタにおいて、前記半導体本体がｐ型のウエルを
    含むｎ型の半導体基板からなる電界効果トランジスタ。
  13. 【請求項１３】特許請求の範囲第１項記載の電界効果ト
    ランジスタにおいて、前記絶縁層がシリコン酸化物から
    なる電界効果トランジスタ。
  14. 【請求項１４】特許請求の範囲第１項記載の電界効果ト
    ランジスタにおいて、前記導電性ゲート電極が金属およ
    びドープされた多結晶シリコンからなるグループから選
    択された材料で形成されている電界効果トランジスタ。
  15. 【請求項１５】特許請求の範囲第１項記載の電界効果ト
    ランジスタにおいて、前記高濃度にドープされた領域が
    １平方センチメートル当り約８×１０15個のドーパント
    原子を注入することにより形成されている電界効果トラ
    ンジスタ。
  16. 【請求項１６】特許請求の範囲第１項記載の電界効果ト
    ランジスタにおいて、前記低濃度にドープされた領域が
    １平方センチメートル当り約１０12乃至１０14個のドー
    パント原子を注入することにより形成されている電界効
    果トランジスタ。
  17. 【請求項１７】金属−酸化物−半導体形電界効果トラン
    ジスタを製造する方法において、傾斜埋込みチャンネル
    を形成するために、 半導体本体の表面から一定の距離の所に第１の低濃度の
    選ばれた極性の第１のドーパントを注入して、前記半導
    体本体の表面から離隔した１つの埋込み領域内に前記第
    １のドーパントを集中させることにより、該埋込み領域
    と前記半導体本体の表面との間に、該埋込み領域と比べ
    て前記第１のドーパントが欠乏した中間領域を形成し、 前記第１のドーパントの前記埋込み領域と実質的に同じ
    領域内に、前記第１のドーパントと同じ極性の第２の低
    濃度の第２のドーパントを注入し、その際、前記中間領
    域には前記埋込み領域と比べて前記第２のドーパントが
    欠乏するようにする工程を含み、 前記第１および第２のドーパントを、その内の一方が他
    方よりも大きい拡散係数を有するように選択することに
    より、拡散傾斜構造を構成する完全に埋込まれた拡散係
    数の大きい方のドーパントの延長部が、前記半導体本体
    の表面から離隔して前記半導体本体の内部に形成され、
    これにより当該電界効果トランジスタのシリコンとシリ
    コン酸化物との間の界面から離れて高密度の電流が流れ
    てホット電子の影響が低減されることを特徴とする方
    法。
  18. 【請求項１８】特許請求の範囲第１７項記載の方法にお
    いて、前記拡散係数の大きい方のドーパントが最初に注
    入される方法。
  19. 【請求項１９】特許請求の範囲第１７項記載の方法にお
    いて、前記拡散係数の大きい方のドーパントがリンであ
    る方法。
  20. 【請求項２０】特許請求の範囲第１７項記載の方法にお
    いて、前記拡散率係数の小さい方のドーパントがヒ素で
    ある方法。
  21. 【請求項２１】特許請求の範囲第１７項記載の方法にお
    いて、前記拡散係数の大きい方のドーパントが約９０ke
    V の電圧で注入され、他方のドーパントが約２００keV
    の電圧で注入される方法。
  22. 【請求項２２】特許請求の範囲第１７項記載の方法にお
    いて、前記完全に埋込まれた延長部の中心の深さが約１
    ０００オングストロームである方法。
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