JPS6147670A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6147670A JPS6147670A JP59169422A JP16942284A JPS6147670A JP S6147670 A JPS6147670 A JP S6147670A JP 59169422 A JP59169422 A JP 59169422A JP 16942284 A JP16942284 A JP 16942284A JP S6147670 A JPS6147670 A JP S6147670A
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- film
- silicon dioxide
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は， ＭＯＳＦＥＴのソース，ドレイン拡ｔ 領
域を不純物をイオン注入法によりシリコン基体内に導入
した後、続く高温の熱処理によって形成する工程を含む
半導体装置の製造方法に関する。
域を不純物をイオン注入法によりシリコン基体内に導入
した後、続く高温の熱処理によって形成する工程を含む
半導体装置の製造方法に関する。
［発明の技術的背景とその問題点］
近年、半導体集積回路の高集積化の要求に伴い、比例縮
少則に従って、素子寸法は年々小さくなっている。ＭＯ
ＳＦＥＴの寸法が小さくなり、例えば、４ＭＤＲＡＭ，
ＩＭＳＲＡＭ等では、ラインアンドスペースが１μ
以下になることが予想され、ラインアンドスペースがサ
ブミクロン領域になると、寸法自体に起因する問題点が
生じる。
少則に従って、素子寸法は年々小さくなっている。ＭＯ
ＳＦＥＴの寸法が小さくなり、例えば、４ＭＤＲＡＭ，
ＩＭＳＲＡＭ等では、ラインアンドスペースが１μ
以下になることが予想され、ラインアンドスペースがサ
ブミクロン領域になると、寸法自体に起因する問題点が
生じる。
その１つにホットエレクトロンがゲート酸化膜にトラッ
プされることによるトランジスタのしきい値の変動とい
う問題がある。すなわち、動作電圧を一定にして素子寸
法を減少した場合、チャネル領域のドレイン端近傍で、
強電界が生じ、ホットエレクトロンが多く発生する。そ
の内のあるものは、ゲート酸化膜中にトラツブされ、ト
ランジスタのしきい値を変えることがある。トランジス
タが動作するしきい値の変鋤は、集積回路の動作不良に
つながり、長期信頼性に著しく影響を与える。これを防
ぐ方法として、動作電圧を下げる方法σ、放射線等によ
るレフトエラーな発生しやすくして、あまり樽策ではな
い０ぞこで、高濃度不純物層によるドレイン端をチャネ
ル領域から離し、その間を低濃度不純物層で繋ぐＬＤＤ
構造が提案されている。しかし、このＬＤＤｉ造では、
低濃度不純物層のシリーズ抵抗によりｆｌが低下してし
まう問題がある。
プされることによるトランジスタのしきい値の変動とい
う問題がある。すなわち、動作電圧を一定にして素子寸
法を減少した場合、チャネル領域のドレイン端近傍で、
強電界が生じ、ホットエレクトロンが多く発生する。そ
の内のあるものは、ゲート酸化膜中にトラツブされ、ト
ランジスタのしきい値を変えることがある。トランジス
タが動作するしきい値の変鋤は、集積回路の動作不良に
つながり、長期信頼性に著しく影響を与える。これを防
ぐ方法として、動作電圧を下げる方法σ、放射線等によ
るレフトエラーな発生しやすくして、あまり樽策ではな
い０ぞこで、高濃度不純物層によるドレイン端をチャネ
ル領域から離し、その間を低濃度不純物層で繋ぐＬＤＤ
構造が提案されている。しかし、このＬＤＤｉ造では、
低濃度不純物層のシリーズ抵抗によりｆｌが低下してし
まう問題がある。
［発明の目的］
本発明は，上記の問題点を改良すべくなされたもので、
チャネル領域のドレイン端でのホットエレクトロンの発
生を抑制すると同時にｖ ｆｍを低下させない構造のＭ
ＯＳＦＥＴを得る半導体装置の製造方法である。
チャネル領域のドレイン端でのホットエレクトロンの発
生を抑制すると同時にｖ ｆｍを低下させない構造のＭ
ＯＳＦＥＴを得る半導体装置の製造方法である。
し発明の概要］
すなわち、本発明は、シリコン基体のＮＷ導電領域内の
紫子形成領域上に、絶縁膜，導電性膜を１ｌ次形成する
工程と、その上にレジスト膜を塗布した後に，光あるい
は電子ビーム、あるいはイオンビームで該レジストｉを
バターニングする工程と、パターニングしたレジスト膜
をマスクとして。
紫子形成領域上に、絶縁膜，導電性膜を１ｌ次形成する
工程と、その上にレジスト膜を塗布した後に，光あるい
は電子ビーム、あるいはイオンビームで該レジストｉを
バターニングする工程と、パターニングしたレジスト膜
をマスクとして。
該導電性膜をエツチングして、ゲート電極を形成する工
程と．該基体と反対導電型の不純物であるボロンをイオ
ン注入法により該基体中に４人する工程と該レジストｇ
を残宜しｆｃま１、素子領域全面に二酸化ケイ素膜を形
成する工程と，緩衝フッ酸浴液を用いて、ゲート電極側
壁の二酸化ケイ素膜を選択的Ｃニエッチングし，ゲート
電極側壁に溝を形成する工程と、塩酸と過酸化水素水と
の混合溶液の煮沸あるいは、酸素プラズマ灰化法により
、該レジスト膜を除去し、該ゲート電極上の二酸化ケイ
素膜を分離除去する工程と、この構造のまま、引き続き
アルゴンをイオン注入するこｋにより、該ゲート電極側
壁の溝を通して、該シリコン基体中にアルゴンを導入す
る工程と、さらに７００℃〜８００℃の熱処理を施すこ
とによって、基体中に導入されたボロンを活性化させて
戸ソース，ドレイン拡散層を形成する工程とを備えたこ
とを特徴とする。
程と．該基体と反対導電型の不純物であるボロンをイオ
ン注入法により該基体中に４人する工程と該レジストｇ
を残宜しｆｃま１、素子領域全面に二酸化ケイ素膜を形
成する工程と，緩衝フッ酸浴液を用いて、ゲート電極側
壁の二酸化ケイ素膜を選択的Ｃニエッチングし，ゲート
電極側壁に溝を形成する工程と、塩酸と過酸化水素水と
の混合溶液の煮沸あるいは、酸素プラズマ灰化法により
、該レジスト膜を除去し、該ゲート電極上の二酸化ケイ
素膜を分離除去する工程と、この構造のまま、引き続き
アルゴンをイオン注入するこｋにより、該ゲート電極側
壁の溝を通して、該シリコン基体中にアルゴンを導入す
る工程と、さらに７００℃〜８００℃の熱処理を施すこ
とによって、基体中に導入されたボロンを活性化させて
戸ソース，ドレイン拡散層を形成する工程とを備えたこ
とを特徴とする。
「発明の効果」
本発明によれば、ゲート電極側壁下のシリコン基体に溝
を通して自己整合的（ユ導入されたアルゴンにより、ア
ルゴ′ン導入領域のボロンの活性化を抑え、ゲート電極
側壁の下、すなわち、チャネル領域のソース，ドレイン
端のボロンの活性化によるキャリア濃度を低く抑えるこ
とができ、このため、ドレイン端で発生するホットエレ
クトロンを少なくすることができる。また、ゲート電極
側壁の溝の形状は、フッ酸溶液のエツチング時間にのみ
依存し、狭い溝を形成した場合、低キヤリア濃度の拡散
Ｊ′ｆＩは、チャネル領域からあまり離れない内に高濃
度層に繋がり、ドレイン電圧一定の場合の、ゲート電圧
の変化によるドレイン電流の変化りをあまりイバ下させ
ることがない。以上のように、ｔｌ、ｌを低下させずに
ホットエレクトロンを発生しにくい構造のＭＯＳＦＥＴ
を形成できるため、素子寸法を微細化して、集積回路の
高集積化を図ることができる。
を通して自己整合的（ユ導入されたアルゴンにより、ア
ルゴ′ン導入領域のボロンの活性化を抑え、ゲート電極
側壁の下、すなわち、チャネル領域のソース，ドレイン
端のボロンの活性化によるキャリア濃度を低く抑えるこ
とができ、このため、ドレイン端で発生するホットエレ
クトロンを少なくすることができる。また、ゲート電極
側壁の溝の形状は、フッ酸溶液のエツチング時間にのみ
依存し、狭い溝を形成した場合、低キヤリア濃度の拡散
Ｊ′ｆＩは、チャネル領域からあまり離れない内に高濃
度層に繋がり、ドレイン電圧一定の場合の、ゲート電圧
の変化によるドレイン電流の変化りをあまりイバ下させ
ることがない。以上のように、ｔｌ、ｌを低下させずに
ホットエレクトロンを発生しにくい構造のＭＯＳＦＥＴ
を形成できるため、素子寸法を微細化して、集積回路の
高集積化を図ることができる。
［発明の実施例］
以下、本発明を適用した実施例につき、図面を用いなが
ら詳細に説明する。
ら詳細に説明する。
第１図は、本発明の一実施例を示すＭＯＳＦＥＴの製造
工程を示す断面図である。通常の工程によって、例えば
、抵抗１０ΩσのＮ型シリコン基板（１０１）上に、フ
ィールド酸化膜（１０２）を形成し、写真蝕刻法によっ
て、素子形成領域を作る。次にゲート絶縁膜として塩化
水素１０チ含んだ酸素雰囲気中で９００℃、３０分熱処
理することによって、厚さ２００Ａの酸化ケイ素膜（１
０３） ’＆影形成、さらに減圧化学気相成長法によっ
て、例えば、圧力２００ ｖｕａ ｔｏｒｒのシランガ
ス雰囲気中で、６００℃、４０分の熱処理を行ない、４
０００Ａ厚の多結晶シリコン膜（１０４）を形成する。
工程を示す断面図である。通常の工程によって、例えば
、抵抗１０ΩσのＮ型シリコン基板（１０１）上に、フ
ィールド酸化膜（１０２）を形成し、写真蝕刻法によっ
て、素子形成領域を作る。次にゲート絶縁膜として塩化
水素１０チ含んだ酸素雰囲気中で９００℃、３０分熱処
理することによって、厚さ２００Ａの酸化ケイ素膜（１
０３） ’＆影形成、さらに減圧化学気相成長法によっ
て、例えば、圧力２００ ｖｕａ ｔｏｒｒのシランガ
ス雰囲気中で、６００℃、４０分の熱処理を行ない、４
０００Ａ厚の多結晶シリコン膜（１０４）を形成する。
その後、１０００℃、 ２０分、ＰＯＣｌ３雰囲気にて
リンを多結晶シリコン膜（１０４）中に拡散する。
リンを多結晶シリコン膜（１０４）中に拡散する。
さらに、その上に有機レジスト膜（１０５）を塗布形成
し、写真蝕刻法により前記レジスト膜（１０５）をパタ
ーニングする。引＠続き、パターニングした前記レジス
ト膜（１０５）をマスクとして、前記多結晶シリコン膜
（１０４）を％ＣＦ、と０２を用いた反応性イオンエツ
チング法で、パター ン通りにエツチングして、多結晶
シリコン膜からなるゲート電極（１０４）を形成する（
第１図（ａ））。次に、ゲート電極（１０４）及びその
上のレジス） ａ（１０５）をマスクとして、基板と反
対導電型の不純物であるボロンを加速電圧３ ＱＫｅＶ
でドーズｉ１２．５ Ｘ １０１Ｆ′ｆｆ１−２ イ、
４−ン注入法により、基体内に導入する。さらに前記レ
ジスト膜を残置したまま、マグネトロン・スパッター法
により、素子領域上全面に二酸化ケイ素膜（１０７）を
３０００ Ｘ厚形酸する（第１図（ｂ））。
し、写真蝕刻法により前記レジスト膜（１０５）をパタ
ーニングする。引＠続き、パターニングした前記レジス
ト膜（１０５）をマスクとして、前記多結晶シリコン膜
（１０４）を％ＣＦ、と０２を用いた反応性イオンエツ
チング法で、パター ン通りにエツチングして、多結晶
シリコン膜からなるゲート電極（１０４）を形成する（
第１図（ａ））。次に、ゲート電極（１０４）及びその
上のレジス） ａ（１０５）をマスクとして、基板と反
対導電型の不純物であるボロンを加速電圧３ ＱＫｅＶ
でドーズｉ１２．５ Ｘ １０１Ｆ′ｆｆ１−２ イ、
４−ン注入法により、基体内に導入する。さらに前記レ
ジスト膜を残置したまま、マグネトロン・スパッター法
により、素子領域上全面に二酸化ケイ素膜（１０７）を
３０００ Ｘ厚形酸する（第１図（ｂ））。
次に、緩衝フッ酸溶液を用いて、ゲート電極側壁の酸化
ケイ素膜を選択的にエツチングして、ゲート電極側壁の
二酸化ケイ素膜に切れ込み溝（１０８）を形成する（第
１図（Ｃ））。次に、前記ゲート電極上のレジスト膜を
酸素プラズマ灰化法で除去することにより、前記レジス
ト膜上の二酸化ケイ素膜を分離除去する。この後、引き
続きアルゴンを加速電圧１３ＱＫｅＶでドーズ量２．５
Ｘ１０”メ２イオン注入し、前記ゲート電極側壁の切れ
込み＃ｌＩを通して、前記ゲート電極側壁付近の下に基
板中にアルゴンを導入する（第１図（ｄ） ） ｏ次に
、再びマグネトロン・スパッター法により二酸化ケイ素
膜をａｏｏｏＸ厚形成す厚形法に窒素雰囲気中で８００
℃、３０分熱処理し、基板中のボロンとアルゴンが混在
する領域（１０９）の活性化を抑え、Ｐ一層（１１１）
を形成す乞と同時に、ボロンのみ存在する領域（１０６
）内のボロンを活性化して、Ｐ＋層（１１２）を形成す
る。この後ＣＦ４とＨ２を用いた反応性イオンエツチン
グ法により二酸化ケイ素膜（１０７）にコンタクトホー
ルな開けた後、スパッター法によりアルミニウムを素子
全面に形成した後、パターニングしてアルミ配線を形成
し、 ＭＯＳＦＥＴが完成する（第１図（ｅ））。
ケイ素膜を選択的にエツチングして、ゲート電極側壁の
二酸化ケイ素膜に切れ込み溝（１０８）を形成する（第
１図（Ｃ））。次に、前記ゲート電極上のレジスト膜を
酸素プラズマ灰化法で除去することにより、前記レジス
ト膜上の二酸化ケイ素膜を分離除去する。この後、引き
続きアルゴンを加速電圧１３ＱＫｅＶでドーズ量２．５
Ｘ１０”メ２イオン注入し、前記ゲート電極側壁の切れ
込み＃ｌＩを通して、前記ゲート電極側壁付近の下に基
板中にアルゴンを導入する（第１図（ｄ） ） ｏ次に
、再びマグネトロン・スパッター法により二酸化ケイ素
膜をａｏｏｏＸ厚形成す厚形法に窒素雰囲気中で８００
℃、３０分熱処理し、基板中のボロンとアルゴンが混在
する領域（１０９）の活性化を抑え、Ｐ一層（１１１）
を形成す乞と同時に、ボロンのみ存在する領域（１０６
）内のボロンを活性化して、Ｐ＋層（１１２）を形成す
る。この後ＣＦ４とＨ２を用いた反応性イオンエツチン
グ法により二酸化ケイ素膜（１０７）にコンタクトホー
ルな開けた後、スパッター法によりアルミニウムを素子
全面に形成した後、パターニングしてアルミ配線を形成
し、 ＭＯＳＦＥＴが完成する（第１図（ｅ））。
以上の方法で製作されたＭＯＳＦＥＴは、以下の構造的
特徴を有する。すなわち、ゲートチャネル領域のソース
、ドレイン端部に、活性不純物であるボロンの他にアル
ゴンを含んでいる。このた約、ボロンのみが注入されて
いるソース、ドレイン端部は、活性化率が大きく、キャ
リア濃度の高い低抵抗拡散層が形成されるのに対して、
ンース、ドレイン端部は、ボロンの活性化がアルゴンに
よって抑制されキャリア濃度が低く抑えられる。また、
アルゴンを基板に注入するためのゲート電極側壁の溝を
狭いＶ字形状にすることによって低いキャリア濃度の領
域は、チャネル領域からあまり離れない内に高濃度層に
繋がる。
特徴を有する。すなわち、ゲートチャネル領域のソース
、ドレイン端部に、活性不純物であるボロンの他にアル
ゴンを含んでいる。このた約、ボロンのみが注入されて
いるソース、ドレイン端部は、活性化率が大きく、キャ
リア濃度の高い低抵抗拡散層が形成されるのに対して、
ンース、ドレイン端部は、ボロンの活性化がアルゴンに
よって抑制されキャリア濃度が低く抑えられる。また、
アルゴンを基板に注入するためのゲート電極側壁の溝を
狭いＶ字形状にすることによって低いキャリア濃度の領
域は、チャネル領域からあまり離れない内に高濃度層に
繋がる。
以上の構造は、ドレイン電圧一定の場合のゲート電圧の
変化によるドレイン電流の変化率りをあまり低下させる
ことなく、ドレイン端部での電界を低減し、ホットエレ
クトロンを発生しにくくする０ これは、動作電圧を変えずにより寸法の小さいＦＥＴを
製作した場合、通常構造のＦＥＴに比べ、チャネル領域
のドレイン端部での電界が低く、ホットエレクトロンを
発生しにくくするため、使用中にＦＥＴのしきい値電圧
が変動せず、同じゲー （（２）ト電圧変化に対して、
よりドレイン電流変化の敏感な信頼性の高い、使い易い
ＦＥＴになる。このＦＢＴを利用してより集積度の高い
回路を作ることが可能となる。
変化によるドレイン電流の変化率りをあまり低下させる
ことなく、ドレイン端部での電界を低減し、ホットエレ
クトロンを発生しにくくする０ これは、動作電圧を変えずにより寸法の小さいＦＥＴを
製作した場合、通常構造のＦＥＴに比べ、チャネル領域
のドレイン端部での電界が低く、ホットエレクトロンを
発生しにくくするため、使用中にＦＥＴのしきい値電圧
が変動せず、同じゲー （（２）ト電圧変化に対して、
よりドレイン電流変化の敏感な信頼性の高い、使い易い
ＦＥＴになる。このＦＢＴを利用してより集積度の高い
回路を作ることが可能となる。
１０１・・・Ｎ型シリコン基板
１０２・・・フィールド酸化膜
１０３・・・ゲート酸化膜 １０４・・・多結晶シリコ
ン１０５・・・レジメ）Ｍｔｏ６・・・ボロンイオン注
入層１０９・・・アルゴンイオン注入層 １１１・・・
Ｐ一層１１２・・・Ｐ＋層 １１３・・・アル
ミ配線第 １ 図
ン１０５・・・レジメ）Ｍｔｏ６・・・ボロンイオン注
入層１０９・・・アルゴンイオン注入層 １１１・・・
Ｐ一層１１２・・・Ｐ＋層 １１３・・・アル
ミ配線第 １ 図
Claims (3)
- （１）シリコン基体のＮ型導電領域内の素子形成領域上
に、絶縁性膜、導電性膜を順次形成する工程と、さらに
レジスト膜を塗布した後に、前記レジスト膜をパターニ
ングする工程と、パターニングしたレジスト膜をマスク
として、前記導電性膜をエッチングしてゲート絶縁膜、
ゲート電極を形成する工程と、前記Ｎ型導電領域と反対
導電型の不純物であるボロンをイオン注入法により、前
記レジスト膜、および前記ゲート電極をマスクとして、
前記シリコン基体内に導入する工程と、前記レジスト膜
を残置したまま、素子領域全面に二酸化ケイ素膜を形成
する工程と、緩衝フッ酸溶液を用いて、ゲート電極側壁
の二酸化ケイ素膜を選択的にエッチングし、ゲート電極
側壁付近に溝を形成する工程と、前記ゲート電極上のレ
ジスト膜を除去することにより、前記レジスト膜上の二
酸化ケイ素膜を分離除去する工程と、この構造のまま、
引き続きアルゴンをイオン注入法により、前記ゲート電
極側壁付近の溝を通して、前記ゲート電極側壁近くの下
の基体中にアルゴンを導入する工程と、さらに７００℃
〜８００℃の熱処理を施すことによつて基体中のボロン
とアルゴンが混在する領域のボロンの活性化を抑えると
同時にボロンのみ存在する領域のボロンを活性化して、
Ｐ＾＋ソース、ドレイン拡散層を形成する工程と、その
後全ての処理を８００℃以下の温度で行なう工程とを備
えたことを特徴とする半導体装置の製造方法。 - （２）レジスト膜をパターニングするものとして、光、
あるいは、電子線、あるいは、イオンを用いることを特
徴とする前記特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）レジスト膜を残置したまま、素子領域全面に二酸
化ケイ素膜を形成する方法として、プラズマ励起化学気
相成長法あるいは、マグネトロン・スパッター法を用い
ることを特徴とする前記特許請求の範囲第１項記載の半
導体装置の製造方法。（４）ゲート電極上のレジスト膜
を除去することにより、レジスト膜上の二酸化ケイ素を
分離除去する方法として、有機溶剤、あるいは、塩酸と
過酸化水素水との混合溶液による煮沸、または、酸素プ
ラズマ灰化法を用いることを特徴とする前記特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169422A JPS6147670A (ja) | 1984-08-15 | 1984-08-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169422A JPS6147670A (ja) | 1984-08-15 | 1984-08-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6147670A true JPS6147670A (ja) | 1986-03-08 |
Family
ID=15886295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59169422A Pending JPS6147670A (ja) | 1984-08-15 | 1984-08-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6147670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189171A (ja) * | 1988-01-25 | 1989-07-28 | Fujitsu Ltd | 電界効果型トランジスタ |
| WO1997042652A1 (en) * | 1996-05-08 | 1997-11-13 | Advanced Micro Devices, Inc. | Control of junction depth and channel length using generated interstitial gradients to oppose dopant diffusion |
-
1984
- 1984-08-15 JP JP59169422A patent/JPS6147670A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189171A (ja) * | 1988-01-25 | 1989-07-28 | Fujitsu Ltd | 電界効果型トランジスタ |
| WO1997042652A1 (en) * | 1996-05-08 | 1997-11-13 | Advanced Micro Devices, Inc. | Control of junction depth and channel length using generated interstitial gradients to oppose dopant diffusion |
| US5825066A (en) * | 1996-05-08 | 1998-10-20 | Advanced Micro Devices, Inc. | Control of juction depth and channel length using generated interstitial gradients to oppose dopant diffusion |
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