JPH01190126A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
- Publication number
- JPH01190126A JPH01190126A JP63015369A JP1536988A JPH01190126A JP H01190126 A JPH01190126 A JP H01190126A JP 63015369 A JP63015369 A JP 63015369A JP 1536988 A JP1536988 A JP 1536988A JP H01190126 A JPH01190126 A JP H01190126A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- output
- phase
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は位相同期ループ回路（以下ｒＰＬＬ回路」とい
う）に係り、特にループの利得の制御を簡単に行う事が
可能なＰＬＩ−回路の改善に関する。
う）に係り、特にループの利得の制御を簡単に行う事が
可能なＰＬＩ−回路の改善に関する。
〈従来の技術〉
従来、周波数シンセサイザの一種に、ＰＬＬ回路を用い
たものがある。以下、従来の技術を図面に基づいて説明
する。
たものがある。以下、従来の技術を図面に基づいて説明
する。
第５図は従来のＰＬＬ回路の説明に供するために用いる
デジタル形信号発生装置の構成を示すブロック線図であ
る。
デジタル形信号発生装置の構成を示すブロック線図であ
る。
第５図において、１は周波数ｆ、の信号を出力（以下「
出力信号）という）するＰＬＬ回路である。このＰＬＬ
回路１は、周波数ｆ０の基準信号（以下単に「基準信号
」という）を出力する基準発振器２と、出力信号ｆ、を
１／Ｎに分周する分周回路３と、出力信号ｆ、を出力す
、る電圧制御発振器（以下ｒ Ｖ （、ＯＪという）４
と、分周回路３を介して帰還入力する比較信号ｆＶと基
準信号で。との位相を比較する位相比較器５と、位相比
較器５の出力信号の低域成分を周波１数制御信号として
ＶＣＯ４に加えるローパスフィルタ（以下［ＬＰＦＪと
いう）６と、のループ構成となっている。
出力信号）という）するＰＬＬ回路である。このＰＬＬ
回路１は、周波数ｆ０の基準信号（以下単に「基準信号
」という）を出力する基準発振器２と、出力信号ｆ、を
１／Ｎに分周する分周回路３と、出力信号ｆ、を出力す
、る電圧制御発振器（以下ｒ Ｖ （、ＯＪという）４
と、分周回路３を介して帰還入力する比較信号ｆＶと基
準信号で。との位相を比較する位相比較器５と、位相比
較器５の出力信号の低域成分を周波１数制御信号として
ＶＣＯ４に加えるローパスフィルタ（以下［ＬＰＦＪと
いう）６と、のループ構成となっている。
７は周波数ｆ２の信号を出力する固定発振器、８はＰＬ
Ｌ１の出力信号ｆ、と固定発振器７からの周波数ｆ２を
混合するミキサ、９はミキサ８の出力信号の低域成分子
２ ｆ＋を出力するローパスフィルタである。
Ｌ１の出力信号ｆ、と固定発振器７からの周波数ｆ２を
混合するミキサ、９はミキサ８の出力信号の低域成分子
２ ｆ＋を出力するローパスフィルタである。
このような構成において、例えばｌＨｚステップで１０
Ｋ Ｈｚ〜１００Ｍ Ｈｚの出力周波数を得るのにあた
っては、基準信号ｆ０をＩＯＫ Ｈｚに設定し、出力信
号ｆ、が５００Ｍ Ｈｚ〜５９９．９９ Ｍ Ｈｚにな
るようにＶＣＯ４の発振周波数領域を設定するとともに
分周回路３の分周比を設定する。又、固定発振器７の周
波数ｆ２を６００Ｍ Ｈｚに設定する。
Ｋ Ｈｚ〜１００Ｍ Ｈｚの出力周波数を得るのにあた
っては、基準信号ｆ０をＩＯＫ Ｈｚに設定し、出力信
号ｆ、が５００Ｍ Ｈｚ〜５９９．９９ Ｍ Ｈｚにな
るようにＶＣＯ４の発振周波数領域を設定するとともに
分周回路３の分周比を設定する。又、固定発振器７の周
波数ｆ２を６００Ｍ Ｈｚに設定する。
そして、ｆ２ ｆ＋は、分周口−路３の分周比を変える
ことによって調整することができる。
ことによって調整することができる。
ところで従来のＰＬＬ回路１において、例えばＶＣＯ４
のＶ−ｆ特性が非直線性を有する場合、この非直線性部
分を使用する帯域にあってはＰＬＬ回路１のフイドバヅ
ク系は不安定となるので、このＶＣＯ４のＶ−ｆ特性を
補正するごとり■Ｃ０４の制御電圧を直接制御して出力
信号で１の出力特性を直線に近付けること）により、Ｐ
Ｌ Ｌ回路１のフィトバック系を安定させるためにル
ープ利得を制御する。そのため−点頭線で示すダイオー
ド折線近似回路に代表される利得制御回路１ａが、ＬＰ
Ｆ６の前段に設けられた回路構成となっている。
のＶ−ｆ特性が非直線性を有する場合、この非直線性部
分を使用する帯域にあってはＰＬＬ回路１のフイドバヅ
ク系は不安定となるので、このＶＣＯ４のＶ−ｆ特性を
補正するごとり■Ｃ０４の制御電圧を直接制御して出力
信号で１の出力特性を直線に近付けること）により、Ｐ
Ｌ Ｌ回路１のフィトバック系を安定させるためにル
ープ利得を制御する。そのため−点頭線で示すダイオー
ド折線近似回路に代表される利得制御回路１ａが、ＬＰ
Ｆ６の前段に設けられた回路構成となっている。
〈発明が解決しようとする問題点〉
ところがこの従来の利得制御回路１ａをＬＰＦ６の前段
に設けなＰＬＬ回路においては、利得制御回路１ａの帯
域はループの帯域より下げることができない（言替えれ
ば、利得制御回路１ａの帯域をループ帯域に等しくとる
か或はそれ以上にとらざるを得ない）、従って、利得制
御回路１ａで発生するノイズは直接ＶＣＯ４に伝達して
しまい、出力信号ｆ、のＳ／Ｎを悪化させる（出力信号
ｆ１の純度を低下させる）要因となる。また、■Ｃ０４
のＶ−／特性が２次曲線で近似出来るような特性を持つ
場合は、利得制御回路１ａを前記２次曲線で近似出来る
ような特性を補正するような出力を得るための回路構成
とする必要があるが、この様な回路構成とすることはか
なり難しいという問題がある。
に設けなＰＬＬ回路においては、利得制御回路１ａの帯
域はループの帯域より下げることができない（言替えれ
ば、利得制御回路１ａの帯域をループ帯域に等しくとる
か或はそれ以上にとらざるを得ない）、従って、利得制
御回路１ａで発生するノイズは直接ＶＣＯ４に伝達して
しまい、出力信号ｆ、のＳ／Ｎを悪化させる（出力信号
ｆ１の純度を低下させる）要因となる。また、■Ｃ０４
のＶ−／特性が２次曲線で近似出来るような特性を持つ
場合は、利得制御回路１ａを前記２次曲線で近似出来る
ような特性を補正するような出力を得るための回路構成
とする必要があるが、この様な回路構成とすることはか
なり難しいという問題がある。
本発明は、この従来の技術の問題点に鑑みてなされたも
のであって、出力信号ｆ１に影響を与えることなくルー
プ利得を制御してループの安定化を図り、且つ■ＣＯが
２次曲線で近似出来るＶ−ｆ特性を有する場合にあって
も、ループ利得を安定化させる事が可能なＰＬＬ回路を
提供することを目的とする。
のであって、出力信号ｆ１に影響を与えることなくルー
プ利得を制御してループの安定化を図り、且つ■ＣＯが
２次曲線で近似出来るＶ−ｆ特性を有する場合にあって
も、ループ利得を安定化させる事が可能なＰＬＬ回路を
提供することを目的とする。
く問題点を解決するための手段〉
上述の目的を達成するための本発明のＰＬＬ回路は、基
準信号と比較信号との位相を比較し、該比較した値をフ
ィルタを介して電圧制御発振器に導き、該電圧制御発振
器から出力される信号を前記比較信号として帰還する構
成の位相同期ループ回路において、前記基準信号と前記
比較信号との位相を比較して電流を出力する位相電流変
換回路と、該位相電流変換回路の出力電流を積分する積
分回路と、該積分回路の積分出力を入力して前記位相電
流変換回路の出力電流を制御してその利得を制御する利
得制御回路と、を具備してなることを特徴とするもので
ある。
準信号と比較信号との位相を比較し、該比較した値をフ
ィルタを介して電圧制御発振器に導き、該電圧制御発振
器から出力される信号を前記比較信号として帰還する構
成の位相同期ループ回路において、前記基準信号と前記
比較信号との位相を比較して電流を出力する位相電流変
換回路と、該位相電流変換回路の出力電流を積分する積
分回路と、該積分回路の積分出力を入力して前記位相電
流変換回路の出力電流を制御してその利得を制御する利
得制御回路と、を具備してなることを特徴とするもので
ある。
〈実施例〉
以下本発明の実施例を図面に基づき詳細に説明する。尚
、以下の図面において、第５図と重複する部分は同一番
号を付してその説明は省略する。
、以下の図面において、第５図と重複する部分は同一番
号を付してその説明は省略する。
第１図は本発明のＰＬＬ回路のブロック系統図、第２図
は第１図の具体的−例を示す回路図、第３図及び第４図
は本発明の説明に供する図である。
は第１図の具体的−例を示す回路図、第３図及び第４図
は本発明の説明に供する図である。
第１図において、１００は本発明のＰＬＬ回路である。
ＰＬＬ回路１００において、５０は基準信号ｆ。と比較
信号ｆＶ１との位相を比較して電流ｉＡを出力する位相
電流変換回路、１０は出力された電流ｉＡを積分する積
分回路、１１は積分回路１０の積分出力を入力して電流
１Ａを制御して位相電流変換回路５０の利得を制御する
利得制御回路である。
信号ｆＶ１との位相を比較して電流ｉＡを出力する位相
電流変換回路、１０は出力された電流ｉＡを積分する積
分回路、１１は積分回路１０の積分出力を入力して電流
１Ａを制御して位相電流変換回路５０の利得を制御する
利得制御回路である。
第２図において、位相電流変換回路５０は、基準信号ｆ
０と比較信号ｆｖ、とを入力して基準信号で９に比較し
て、比較信号ｆａｔの位相が早い場合は出力信号で、を
落すような信号（進み位相検出信号）Ｓｄを出力端子り
、Ｄから出力し、逆に比較信号ｆＶＩの位相が遅い場合
は出力信号ｆ。
０と比較信号ｆｖ、とを入力して基準信号で９に比較し
て、比較信号ｆａｔの位相が早い場合は出力信号で、を
落すような信号（進み位相検出信号）Ｓｄを出力端子り
、Ｄから出力し、逆に比較信号ｆＶＩの位相が遅い場合
は出力信号ｆ。
を上げるような信号（遅れ位相検出信号）Ｓｕを出力端
子Ｕ、ｔＪから出力する位相判別回路５０ａと、夫々電
流ｌ＋ ＋ ｉ２を出力する例えば抵抗、コンデンサ、
ダイオード、トランジスタ等から成る電流発生部５０ｂ
、 、 ５０ｂ２と、該電流発生部５０ｂｊ。
子Ｕ、ｔＪから出力する位相判別回路５０ａと、夫々電
流ｌ＋ ＋ ｉ２を出力する例えば抵抗、コンデンサ、
ダイオード、トランジスタ等から成る電流発生部５０ｂ
、 、 ５０ｂ２と、該電流発生部５０ｂｊ。
５０ｂ２が固定端子に相当する入力端の夫々に接続され
て前記電流ｔ＋ ＋ ｉ２が供給され、他方の固定端子
に相当する出力端が接続点αで夫々接続され９位相判別
回路５０ａからの進み位相検出信号Ｓｄ又は遅れ位相検
出信号Ｓｕに基づいていずれか一方がオン／オフ動作し
て電流ｉ１．ｉ２をパルス変換し、基準信号で９と比較
信号ｆａｔどの位相比較に基づく電流ｌＡとして接続点
αから出力する１例えば差動増幅回路構成から成る一対
のスイッチ部５０ｃ１．５０ｃ２と、から成る。
て前記電流ｔ＋ ＋ ｉ２が供給され、他方の固定端子
に相当する出力端が接続点αで夫々接続され９位相判別
回路５０ａからの進み位相検出信号Ｓｄ又は遅れ位相検
出信号Ｓｕに基づいていずれか一方がオン／オフ動作し
て電流ｉ１．ｉ２をパルス変換し、基準信号で９と比較
信号ｆａｔどの位相比較に基づく電流ｌＡとして接続点
αから出力する１例えば差動増幅回路構成から成る一対
のスイッチ部５０ｃ１．５０ｃ２と、から成る。
利得制御回路１１は、例えば、トランジスタＴｒ、〜Ｔ
ｒ３．例えば抵抗値を夫々Ｒ１は１００にΩ、Ｒ２とＲ
５とは１００Ω、Ｒ３は５．６にΩから成る抵抗９例え
ば２７０μＨのリアクタンスＬｌ 、 Ｒ２、及び、抵
抗Ｒ６とコンデンサＣ２とから成るフィルタ１１ａ、抵
抗Ｒ４とコンデンサＣ１とから成るフィルタ１１ｂから
成り、両端に電流発生部５０ｂ、と５０ｂ２が接続され
、抵抗Ｒ７とコンデンサＣコとから成る積分回路１０の
積分出力により電流発生部５０ｂ＋ 、 ５０ｂ２から
流れ込む電流１コを制御し、結果として位相電流変換回
路５０の電流出力ｉＡを制御する構成から成る。
ｒ３．例えば抵抗値を夫々Ｒ１は１００にΩ、Ｒ２とＲ
５とは１００Ω、Ｒ３は５．６にΩから成る抵抗９例え
ば２７０μＨのリアクタンスＬｌ 、 Ｒ２、及び、抵
抗Ｒ６とコンデンサＣ２とから成るフィルタ１１ａ、抵
抗Ｒ４とコンデンサＣ１とから成るフィルタ１１ｂから
成り、両端に電流発生部５０ｂ、と５０ｂ２が接続され
、抵抗Ｒ７とコンデンサＣコとから成る積分回路１０の
積分出力により電流発生部５０ｂ＋ 、 ５０ｂ２から
流れ込む電流１コを制御し、結果として位相電流変換回
路５０の電流出力ｉＡを制御する構成から成る。
この時、電流出力ｉＡによる位相電流変換回路５０と積
分回路１０との接続点βに得られる積分出力（ＶＣＯ４
の制御電圧となる。以下「制御電圧」という）をＶ、と
する、又、積分回路１０の抵抗Ｒ７とコンデンサＣ１の
接続点γに得られる電圧をｖ２とする。この電圧ｖ２か
利得制御回路１１のトランジスタＴｒ、に供給される。
分回路１０との接続点βに得られる積分出力（ＶＣＯ４
の制御電圧となる。以下「制御電圧」という）をＶ、と
する、又、積分回路１０の抵抗Ｒ７とコンデンサＣ１の
接続点γに得られる電圧をｖ２とする。この電圧ｖ２か
利得制御回路１１のトランジスタＴｒ、に供給される。
尚、第１図において、■＋を＋１５Ｖ、Ｖ−を−１５Ｖ
とする。
とする。
又、電圧■２が０７以上の場合に、Ｔｒ、のエミッタ電
位（Ｖ ３とする）が高電位（例えば−１゜４ｖ以上）
となりＴｒ２．Ｔｒ３がオフ状態となるので、電流発生
部５０ｂ＋ 、 ５０ｂ２から利得制御回路１１への電
流ｉ３の流れ込みはない、故に、電流１．の値は、電流
発生部５０ｂ、内のダイオードＤｂ＋のカソードと抵抗
Ｒ［Ｉの接続点ζｂ１から抵抗Ｒ８を介してグランドに
流れる電流１４の（Ｒｓ／Ｒ１ｏ）倍となる。同様に、
電流１２の値は、電流発生部５０ｂ２内のグランドから
抵抗Ｒ１１を介してこの抵抗Ｒ１１とダイオードＤｂ２
のアノードとの接続点ζｂ２に流れる電流ｉ３の（Ｒ＋
２／Ｒ＋３）倍となる。
位（Ｖ ３とする）が高電位（例えば−１゜４ｖ以上）
となりＴｒ２．Ｔｒ３がオフ状態となるので、電流発生
部５０ｂ＋ 、 ５０ｂ２から利得制御回路１１への電
流ｉ３の流れ込みはない、故に、電流１．の値は、電流
発生部５０ｂ、内のダイオードＤｂ＋のカソードと抵抗
Ｒ［Ｉの接続点ζｂ１から抵抗Ｒ８を介してグランドに
流れる電流１４の（Ｒｓ／Ｒ１ｏ）倍となる。同様に、
電流１２の値は、電流発生部５０ｂ２内のグランドから
抵抗Ｒ１１を介してこの抵抗Ｒ１１とダイオードＤｂ２
のアノードとの接続点ζｂ２に流れる電流ｉ３の（Ｒ＋
２／Ｒ＋３）倍となる。
このように構成した回路において電圧ｖ２が０■以下と
なった場合は、利得制御回路１１のトランジスタＴｒ、
のエミッタ電位ｖ３が低電位（例えば約−１，４ｖ以下
）となるから、Ｔｒ２ 、Ｔｒ３はオンとなり電流ｉｚ
の流れ込みがある。この結果、電流発生部５０ｂｌの接
続点ζｂ１の電位（Ｖ ａとする）は低下し、電流発生
部５０ｂ２の接続点ζｂ２の電位（Ｖ ５とする）は上
昇するので、電流ｉ１＋ １２は増加する。電圧■２が
０７以上の時の抵抗Ｒ８を介してグランドに流れる電流
をｉ４゜、グランドから抵抗Ｆｔｚを介して流れる電流
をｉ５゜とすると、電流ｉ１の値は、ｉ １＝ （Ｒｓ
／Ｒ１ｏ ） ・ ［１４。＋ （Ｒａ／（Ｒｅ 十Ｒｓ）） ・
ｉｓ］となり、電流ｉ２の値は、 ｉ２＝ （Ｒｔ ２ ／Ｒ＋ ３ ）・Ｃｉ５゜＋（Ｒ
＋＋／（Ｒ＋、＋Ｒ＋ｚ）ｌ ・１３］となる。トラン
ジスタＴ ｒ ２のエミッタ電圧をＶ６としトランジス
タＴ ｒ ３のエミッタ電圧を■７とすると、“Ｖ２＝
Ｖ、−Ｖ、”なる関係が成立する。ところでこの“Ｖ８
Ｖ？ ＝ ｉ ３ Ｘ Ｒ３”であるから、“ｉｓ
＝ （Ｖ２ ） ／Ｒ３” トナル。
なった場合は、利得制御回路１１のトランジスタＴｒ、
のエミッタ電位ｖ３が低電位（例えば約−１，４ｖ以下
）となるから、Ｔｒ２ 、Ｔｒ３はオンとなり電流ｉｚ
の流れ込みがある。この結果、電流発生部５０ｂｌの接
続点ζｂ１の電位（Ｖ ａとする）は低下し、電流発生
部５０ｂ２の接続点ζｂ２の電位（Ｖ ５とする）は上
昇するので、電流ｉ１＋ １２は増加する。電圧■２が
０７以上の時の抵抗Ｒ８を介してグランドに流れる電流
をｉ４゜、グランドから抵抗Ｆｔｚを介して流れる電流
をｉ５゜とすると、電流ｉ１の値は、ｉ １＝ （Ｒｓ
／Ｒ１ｏ ） ・ ［１４。＋ （Ｒａ／（Ｒｅ 十Ｒｓ）） ・
ｉｓ］となり、電流ｉ２の値は、 ｉ２＝ （Ｒｔ ２ ／Ｒ＋ ３ ）・Ｃｉ５゜＋（Ｒ
＋＋／（Ｒ＋、＋Ｒ＋ｚ）ｌ ・１３］となる。トラン
ジスタＴ ｒ ２のエミッタ電圧をＶ６としトランジス
タＴ ｒ ３のエミッタ電圧を■７とすると、“Ｖ２＝
Ｖ、−Ｖ、”なる関係が成立する。ところでこの“Ｖ８
Ｖ？ ＝ ｉ ３ Ｘ Ｒ３”であるから、“ｉｓ
＝ （Ｖ２ ） ／Ｒ３” トナル。
従って、
１１＝ （Ｒｓ ／ＲＴ ｏ ＞［ｉ４ｏ ＋ＩＲａ
／ （Ｒｅ ＋Ｒｇ））・ ・＋ （−Ｖ２ ） ／Ｒ３） ］ となり、又、 ｉ２＝ （Ｒ＋ ２ ／Ｒ＋ ３ ） ・ ［ｉ５０
＋ （Ｒ＋ １／ （Ｒ＋ １＋Ｒ＋ ２ ））・ （
（Ｖ２）／Ｒ３１コ となる０以上から、■２と１．１ａの関係を特性図とし
て表わすと、第３図に示すようになる。言替えれば第３
図は制御電圧■、で電流ＩＡを制御出来ることを意味す
る。そこで、この第３図のような特性を有する位相電流
変換回路５０．積分回路１０及び利得制御回路１１から
成る回路に、第４図に示すような正電圧で直線・負電圧
で２次曲線で近似できるＶ−／特性を有するＶＣＯ４を
組合せると、ループ利得をほぼ一定化することができる
からループの安定化が図かれる。
／ （Ｒｅ ＋Ｒｇ））・ ・＋ （−Ｖ２ ） ／Ｒ３） ］ となり、又、 ｉ２＝ （Ｒ＋ ２ ／Ｒ＋ ３ ） ・ ［ｉ５０
＋ （Ｒ＋ １／ （Ｒ＋ １＋Ｒ＋ ２ ））・ （
（Ｖ２）／Ｒ３１コ となる０以上から、■２と１．１ａの関係を特性図とし
て表わすと、第３図に示すようになる。言替えれば第３
図は制御電圧■、で電流ＩＡを制御出来ることを意味す
る。そこで、この第３図のような特性を有する位相電流
変換回路５０．積分回路１０及び利得制御回路１１から
成る回路に、第４図に示すような正電圧で直線・負電圧
で２次曲線で近似できるＶ−／特性を有するＶＣＯ４を
組合せると、ループ利得をほぼ一定化することができる
からループの安定化が図かれる。
このような回路構成によれば、利得制御回路１１の応答
とループの応答とは、独立して考えることができる。
とループの応答とは、独立して考えることができる。
よって、利得制御回路１１の応答は充分遅くても構わな
いので、フィルタ１１ａ、１１ｂの時定数を大きな値（
例えば抵抗Ｒ４，Ｒ６の抵抗値を２にΩ。
いので、フィルタ１１ａ、１１ｂの時定数を大きな値（
例えば抵抗Ｒ４，Ｒ６の抵抗値を２にΩ。
コンデンサＣ１，Ｃ２の容量を０．１μＦ）として、電
流発生部５０ｂ＋ 、 ５０ｂ２に与える影響を押える
事が出来る。
流発生部５０ｂ＋ 、 ５０ｂ２に与える影響を押える
事が出来る。
尚、本発明は第１図の回路構成に適用を限定されるもの
ではない０例えば、分周回路３の代わりに、周波数を変
換する周波数変換回路を用いたＰＬＬ回路や、更に、こ
れ等分周回路又は周波数変換回路を設けることなく、直
接■ＣＯ出力を比較信号としているような回路構成であ
っても本願は適用できる。
ではない０例えば、分周回路３の代わりに、周波数を変
換する周波数変換回路を用いたＰＬＬ回路や、更に、こ
れ等分周回路又は周波数変換回路を設けることなく、直
接■ＣＯ出力を比較信号としているような回路構成であ
っても本願は適用できる。
〈発明の効果〉
以上、実施例と共に具体的に本発明を説明したように、
本発明のＰＬＬ回路によれば、比較的簡単な構成で、利
得制御回路の帯域を充分下げることができるので、利得
制御回路で発生するノイズによるｖＣＯの出力信号の純
度の悪化を防止することが出来る。このことは、利得制
御回路の設計において、ノイズ対策を比較的緩和するこ
とともなる。又、２次曲線で近似出来るようなＶ−／特
性を持つＶＣＯを使用したＰＬＬ回路においても、容易
にループ利得を一定化してループの安定化を図る事がで
きる０等実用上の効果は大きい。
本発明のＰＬＬ回路によれば、比較的簡単な構成で、利
得制御回路の帯域を充分下げることができるので、利得
制御回路で発生するノイズによるｖＣＯの出力信号の純
度の悪化を防止することが出来る。このことは、利得制
御回路の設計において、ノイズ対策を比較的緩和するこ
とともなる。又、２次曲線で近似出来るようなＶ−／特
性を持つＶＣＯを使用したＰＬＬ回路においても、容易
にループ利得を一定化してループの安定化を図る事がで
きる０等実用上の効果は大きい。
第１図は本発明のＰＬＬ回路のブロック系統図、第２図
は第１図の具体的−例を示す回路図、第３図及び第４図
は本発明の説明に供する図、第５図は従来のＰＬＬ回路
の説明に供するために用いるデジタル形信号発生装置の
構成を示すブロック線図である。 １ 、１００・・・位相同期ループ回路（ＰＬＬ回路）
、２・・・基準発振器、４・・・電圧制御発振器（ＶＣ
Ｏ＞、３・・・分周回路、５・・・位相比較器、６・・
・ローパスフィルタ（ＬＰＦ）、１０・・・積分回路、
１１・・・利得制御回路、５０・・・位相電流変換回路
。 第１図 第３図 第４図
は第１図の具体的−例を示す回路図、第３図及び第４図
は本発明の説明に供する図、第５図は従来のＰＬＬ回路
の説明に供するために用いるデジタル形信号発生装置の
構成を示すブロック線図である。 １ 、１００・・・位相同期ループ回路（ＰＬＬ回路）
、２・・・基準発振器、４・・・電圧制御発振器（ＶＣ
Ｏ＞、３・・・分周回路、５・・・位相比較器、６・・
・ローパスフィルタ（ＬＰＦ）、１０・・・積分回路、
１１・・・利得制御回路、５０・・・位相電流変換回路
。 第１図 第３図 第４図
Claims (1)
- 基準信号と比較信号との位相を比較し、該比較した値を
フィルタを介して電圧制御発振器に導き、該電圧制御発
振器の出力信号を前記比較信号として帰還する構成の位
相同期ループ回路において、前記基準信号と前記比較信
号との位相を比較して電流を出力する位相電流変換回路
と、該位相電流変換回路の出力電流を積分する積分回路
と、該積分回路の積分出力を入力して前記位相電流変換
回路の出力電流を制御してその利得を制御する利得制御
回路と、を具備してなることを特徴とする位相同期ルー
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015369A JPH01190126A (ja) | 1988-01-26 | 1988-01-26 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015369A JPH01190126A (ja) | 1988-01-26 | 1988-01-26 | 位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01190126A true JPH01190126A (ja) | 1989-07-31 |
Family
ID=11886872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63015369A Pending JPH01190126A (ja) | 1988-01-26 | 1988-01-26 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01190126A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03198524A (ja) * | 1989-09-01 | 1991-08-29 | Delco Electron Corp | 補償されるフェーズロックループ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941327A (ja) * | 1982-09-01 | 1984-03-07 | Teijin Ltd | ポリエステル系電気絶縁材料 |
-
1988
- 1988-01-26 JP JP63015369A patent/JPH01190126A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941327A (ja) * | 1982-09-01 | 1984-03-07 | Teijin Ltd | ポリエステル系電気絶縁材料 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03198524A (ja) * | 1989-09-01 | 1991-08-29 | Delco Electron Corp | 補償されるフェーズロックループ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4890072A (en) | Phase locked loop having a fast lock current reduction and clamping circuit | |
| JP2003517755A (ja) | スイッチトキャパシタ抵抗器を用いたｐｌｌループ・フィルタ | |
| US4952889A (en) | Loop filter modulated synthesizer | |
| AU2003260874A1 (en) | Voltage-controlled oscillator presetting circuit | |
| JPH10501671A (ja) | 位相固定ループのループフィルタ | |
| JPS5917727A (ja) | フェ−ズロックル−プの帯域幅制御回路 | |
| US4649353A (en) | Frequency synthesizer modulation response linearization | |
| JP3276749B2 (ja) | 周波数変調装置 | |
| US5164685A (en) | Phase-locked loop with circuit for adjusting a phase comparator's output amplitude | |
| JPH01157612A (ja) | 電圧制御発振回路 | |
| JPH01190126A (ja) | 位相同期ループ回路 | |
| US5045818A (en) | PLL frequency modulator having bias voltage applied to filter capacitor | |
| KR100233965B1 (ko) | 수신기 | |
| JP2743133B2 (ja) | 位相検出器 | |
| JP2680890B2 (ja) | 電圧制御発振回路 | |
| JPS5938761Y2 (ja) | Ｐｌｌ回路のロ−パスフィルタ | |
| JPH0724819Y2 (ja) | 位相同期回路 | |
| EP0427717B1 (en) | Phase-locked loop circuit | |
| JP2966639B2 (ja) | 電圧制御発振回路 | |
| JP3008938B1 (ja) | Ｐｌｌ回路 | |
| JPH05199268A (ja) | Ｆｍ高周波送信装置 | |
| JPS62159558A (ja) | 周波数変調器 | |
| JPS5938748Y2 (ja) | サンプリング・クォ−ツロック回路の再ロック回路 | |
| JP3084971B2 (ja) | フェーズロックドループ回路 | |
| JPH0488722A (ja) | 位相同期発振回路 |