JPS62159558A

JPS62159558A - 周波数変調器

Info

Publication number: JPS62159558A
Application number: JP39386A
Authority: JP
Inventors: Hideo Haruyama; 秀朗春山; Hiroshi Kobayashi; 浩小林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-01-06
Filing date: 1986-01-06
Publication date: 1987-07-15
Anticipated expiration: 2010-02-08
Also published as: JPH0712176B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、周波数安定性に優れた周波数変調器に関する
。

〔発明の技術的背景とその問題点〕

周波数変調器は、情報を変調して伝送する技術において
極めて重要な役割を担っている。一般に周波数変調器に
は、データ伝送で変調指数が十分大きな場合を除き、連
続位相周波数変調器が用いられる。これは通常、外部制
御発振器、例えば電圧制御発振器（以下ｒＶＣＯＪと呼
ぶ）を主体として構成される。しかしながら、ＶＣＯは
周囲温度、電源電圧および経年変化に伴う特性変動が大
きく、十分な周波数安定性を得るための補償回路も複雑
である。

そこで、ｖＣＯの周波数安定化の手法として、ＰＬＬ　
（位相固定ループ）を用いるのが一般的であるが、デー
タの送信中もＰＬＬの動作を続行させると、データ信号
にＤＣオフセットが含まれる時にはＰＬＬは、このＤＣ
オフセットをキャンセルすべく動作を行なうので、中心
周波数が誤って変動してしまうという不具合があった。

この不具合は、ＰＬＬの周波数応答を緩やかにすること
により若干緩和されるが、長いパケットなどを送信する
場合などには、これを解消する平置てがない。

一方、上記不具合を解消すべくデータの送信開始時にＰ
ＬＬのループを切断し、同時にＰＬＬの帰還制御電圧を
送信開始前の・状態に保持することにより送信中の基準
周波数を固定して、周波数安定性を補償することも行わ
れている。しかしこの方式によると、データの送信が終
了しＰＬＬの動作を再び開始させた時に、ＶＣＯの出力
信号の位相と基準クロック信号の位相とがずれてしまっ
ており、ＰＬＬの再引込みに時間を要するという不具合
があった。このように引込みに時間がかかると、次のデ
ータを直ちに送信することができない。

〔発明の目的〕

本発明は、上記の事情に基づきなされたもので、その目
的とするところは、周波数安定性が高く、しかもＰＬＬ
の再引込みの時間を要せずに直ちに次のデータを伝送で
きる周波数変調器を提供することにある。

〔発明の概要〕

本発明は、可変周波数発振器で伝送すべき情報の周波数
変調信号を得るとともに、基準クロック発生回路で基準
クロックを得、さらに周波数制御器で周波数変調信号と
基準クロックとの間の位相差に基づく制御情報を得、こ
れを前記可変周波数発振器に帰還させて周波数変調信号
の基準周波数を制御するＰＬＬループを構成した周波数
変調器において、上記周波数制御器を次のように構成し
たことを特徴としている。

すなわち、周波数制御器は、第１および第２の分周器と
、位相比較器と、位相差情報蓄積器とを備えている。第
１の分周器は、情報の非伝送時に周波数変調信号を分周
し前記情報の伝送時に伝送開始前の内部状態を保持する
。第２の分周器は、情報の非伝送時に基準クロックを分
周し前記情報の伝送時に伝送開始前の内部状態を保持す
る。位相比較器は、これら２つの分周器からの分周出力
を入力し、両者の位相差情報を出力する。位相差情報蓄
積器は、位相比較器からの位相差情報を蓄積し前記制御
情報として前記可変周波数発振器に出力するとともに前
記情報の伝送時には前記制御情報を保持するものとなっ
ている。

〔発明の効果〕

、本発明によれば、情報の非伝送時にはＰＬＬにより周
波数を安定化させ、情報の伝送時にはＰＬＬループを解
除して可変周波数発振器への制御情報を固定することに
より基準周波数の変動を防止しているので、十分な周波
数精度、安定性を得ることができる。

しかも、この発明によれば、周波数変調信号と基準クロ
ックとを直接位相比較するのではなく、両信号をそれぞ
れ第１、第２の分周器によって分周し、これら分周器の
分周出力を位相比較している。そして、これら２つの分
周器の出力は情報の伝送時には伝送開始前の状態を保持
している。したがって、情報の伝送が終了した時点で周
波数変調信号の位相と基準クロックの位相とがずれてい
る場合でも、２つの分周器の出力は情報の伝送前の状態
と変化しておらず、引込み動作を要せずに直ちに次のデ
ータの伝送を行なうことができる。

〔発明の実施例〕

以下、図面を参照しながら本発明の一実施例について説
明する。

第１図において、送信されるべきデータは、ＶＣＯＩＩ
に入力され周波数変調されて出力される。ｖＣｏｌｌの
変調出力は第１のアンドゲート１２に入力されている。

一方、基準クロック発生器１３から出力される基準クロ
ックは、周波数変調信号の基準周波数に対応している。

この基準クロックは、第２のアンドゲート１４に入力さ
れている。これら２つのアンドゲート１２，１４の他方
の入力には、データ送信時にローレベルとなるＲ　Ｔ　
Ｓ　（ｒｅｑｕｅｓｔ　ｔｏ　５ｅｎｄ　）信号が入力
されている。アンドゲート１２の出力は第１の分周器１
５に人力され、アンドゲート１４の出力は第２の分周器
１６に入力されている。これら分周器１５゜１６は例え
ば２５６分周を行なうものである。分周器１５．１６の
出力は位相比較器１７の２つの入力として与えられてい
る。この位相比較器１７の具体的構成は第２図に示され
る。位相比較器１７の出力はアナログ・スイッチ１８を
介して低域通過フィルタ（ＬＰＦ）１９に人力されてい
る。

アナログ・スイッチ１８は、前述した丁Ｔ１信号によっ
オン争オフ制御される。ＬＰＦ１９の出力は、高人力イ
ンピーダンスの電圧バッファ２０を介してｖＣｏｌｌの
制御電圧として帰還されている。

次に、このように構成された周波数変調器の作用を説明
する。

データ非伝送時においては、ＲＴＳ信号がハイレベルと
なっているので、アンドゲート１２゜１４は、ともにデ
ィセーブル状態となる。したがって、第１の分周器１５
には変調信号が、また第２の分周２Ｓ１６には基準クロ
ックがそれぞれ入力され、それぞれ２５６分周される。

第１の分周器１５の出力は位相比較器１７のＳＩＮ入力
として、また第２の分周器１６の出力は位相比較器１７
のＲＩＮ入力としてそれぞれ与えられている。

位相比較器１７では、ＳＩＮとＲＩＮとの位相を比較し
て、ＳＩＮの位相が進んでいる場合にはディスチャージ
・パルスを出力し、ＲＩＮの位相が進んでいる場合には
チャージ・パルスを出力する。この動作を第２図のブロ
ック図と第３図の波形図に基づいて説明すると、まず、
ＳＩＮ、ＲＩＮともにローレベル状態の場合には、出力
バッフ７回路３１の第１のトランジスタ３１ａのゲート
電圧はハイレベル、同第２のトランジスタ３１ｂのゲー
ト電圧はローレベルである。従って、ＰＤＯＬＩＴ端子
はハイインピーダンス状態を維持している。第３図の波
形図前半のようにＳＩＮの位相がＲＩＮの位相よりも進
んでいる場合には、まずＳＩＮが立上がるので、これに
よってゲート回路３２の出力がローレベルからハイレベ
ルに変化し、フリップフロップ３３がセットされ、Ｑ出
力もハイレベルになる。この結果、ナントゲート３４は
ローレベルに変化し、インバータ３５の出力がハイレベ
ルに変化してＰＤＯ１ＪＴ端子からディスチャージ電流
がトランジスタ３１ｂを介して流れる。この状態はゲー
ト回路３２の働きによって保持される。次に、ＲＩＮ信
号が立上がると、ゲート回路３６の出力がハイレベルに
変化し、フリップフロップ３７がセット状態になってＱ
出力がハイ状態となる。この結果、ナントゲート３８の
出力はローレベルに変化するので、ナントゲート３４の
出力が再びハイレベルとなり、ナントゲート３９の出力
は変動しないので、結局、出力バッファ回路３１のＰＤ
ＯＵＴ端子はハイインピーダンス状態に戻る。一方、Ｒ
ＩＮの位相がＳＩＮの位相よりも進んでいるときは、」
二足と対称的な動作によって出力バッファ回路のトラン
ジスタ３１ａ、３１ｂのゲート電圧が共にローレベルに
なるので、トランジスタ３１ａのみがオン状態となり、
ＰＤＯＵＴ端子からチャージ電流が出力されることにな
る。

アナログ・スイッチ１８は、ＹＴ１信号によってオン状
態となっている。ＬＰＦ１９は、例えば第４図に示すよ
うに抵抗Ｒ１とコンデンサＣ１との積分回路で構成され
、上記チャージパルスまたはディスチャージパルスに応
じてコンデンサＣ１に蓄積電荷を変化させ、出力電圧レ
ベルを変化させるものとなっている。なお、抵抗Ｒ１と
並列に接続された抵抗Ｒ２とコンデンサＣ２の直列回路
は、系の安定性を確保するためのものである。このＬＰ
Ｆ　１９の出力電圧は、電圧バッファ２０を介してＶＣ
Ｏｌｌの制御電圧として与えられるので、これによって
分周器１５．１６の出力の位り１差、つまり変調出力と
基準クロックとの位相差をゼロにすべ（ＶＣＯＩＩの発
振周波数が調整される。ミのように、この状態ではＰＬ
Ｌループが形成される。

一方、データを送信する時には、ｒＴ下倍信号ローレベ
ルとなるので、アンドゲート１２，１４がイネーブル状
態となる。これによって分周器１５．１６への入力が禁
止され、分周器１５゜１６はデータ送信前の内部状態を
維ｒ！ｊする。また、この時アナログスイッチ１８もオ
フ状態となる。

ＬＰＦ１９は、入力および出力に接続されている回路が
高インピーダンス状態になるので、内部電荷を保持する
。この結果、ＶＣＯｌｌの制御電圧は固定的に与えられ
ることになる。したがって、データにＤＣオフセット分
がある場合でも、基準周波数が変動することがない。な
お、この実施例ではアナログスイッチ１８がオン状態の
ときにもチャージまたはディスチャージされていない期
間は出力バッフ７回路３１がハイインピーダンス状態に
あるので、チャージ電圧が変動することがない。

次に、データの送信が終了すると、ＲＴＳＴ号がハイレ
ベルに戻り、再びアンドゲート１２゜１４がディセーブ
ル状態になり、アナログ・スイッチ１８もオン状態とな
る。この際、ＰＬＬの内部状態は、データの伝送が行わ
れる前の状態を保持しているので、再引込み時間を殆ど
必要とすることなしに、次のデータを即座に伝送できる
。なお、このとき、変調信号と基準クロックとの位相が
かなりずれている場合でも、分周器１５．１６の出力に
現れる影響は、２５６分周の場合、１／２５６である。

この効果は分周比を大きくとれば、より大きく発揮され
る。

なお、本発明は上述した実施例に限定されるものではな
い。第５図は、チャージポンプ機能をディジタル回路と
Ｄ／Ａコンバータによる完全積分器で実現した例であり
、第６図はその波形図である。分周器４１．４２は、ク
ロック・イネーブル入力を持ち、これはＲＴＳによって
制御される。

ＲＴＳがハイレベルの時、分周Ｓ４１，４２は、分周動
作を行ない、ローレベルで分周動作を停止する。分周器
４１．４２の出力は、位相比較器４３に入力され、チャ
ージ、ディスチャージパルスに対応するｕｐ比出力ｄ　
ｏｗｎ出力として出力される。オアゲート４４とアンド
ゲート４５は、ｕｐ比出力ｄｏｗｎ出力のいずれか一方
が出力され、かつＲＴＳＴ号がハイ状態、つまりデータ
非伝送時にのみアップ・ダウンカウンタ４６を動作可能
な状態にする。そして、基準クロックをクロック信号と
して与える。アップカウントするかダウンカウントする
かは位相比較器４３からのｄｗｏｎ出力がハイレベルで
あるかローレベルであるかによって決まる。アップ・ダ
ウンカウンタ４６の出力は、Ｄ／Ａコンバータ４７によ
ってアナログ値に変換され、ＬＰＦ４８を介して制御電
圧としてＶＣＯＩＯに帰還される。

一方、データ伝送を行なうため、ＲＴＳがローレベルに
なると、分周器４１．４２およびアップ・ダウンカウン
タ４６はそれぞれの動作を中断し、その状態を保持し続
ける。した、かって、ＶＣＯｌｌには正しい制御電圧が
供給され続ける。

この場合でも、データ伝送が終了し、π１「３−がハイ
レベルに戻ると、再引込みをすることなくＰＬＬ動作が
続行される。この実施例では、多くの部分がディジタル
回路で構成されているので、ＬＳＩ化する場合には非常
にを利であるという利点がある。

以上詳述したが、本発明はこれら実施例に限定されるも
のではない。たとえば、アップ・ダウンカウンタ４６の
機能とＤ／Ａコンバータ４７の機能は、オペアンプ、コ
ンデンサおよびアナログスイッチを用いたアナログ商略
でも構成できるのは言うまでもない。また、Ｄ／Ａコン
バータは、パルス幅変調を用いても良く、その場合、周
波数制御器はＬＰＦを除いて全てディジタル化すること
が可能で、ＩＣ化に非常に適している。

また、本発明は、ＦＳＫのようなディジタル信号による
変調のみならず、アナログ変調信号による変調にも適用
可能であることは言うまでもない。

この場合、調整箇所は変調指数に関する調整を一箇所行
なえばよく、ＩＣ化による低コスト化のみならず、調整
箇所削減による調整コストの低減も図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る周波数変調器の構成を
示すブロック図、第２図は同変調器における位相比較器
の構成を示すブロック図、第３図は同位相比較器の動作
を説明するための波形図、第４図は同変調器におけるＬ
ＰＦの構成を示す回路図、第５図は本発明の他の実施例
に係る周波数変調回路の構成を示すブロック図、第６図
は同変調器の動作を説明するための波形図である。１１・・・電圧制御発振器、１２・・・第１のアンドゲ
ート、１３・・・基学クロック発生器、１４・・・第２
のアンドゲート、１５．４１・・・第１の分周器、１６
゜４２・・・第２の分周器、１７．４３・・・位相比較
器、１８・・・アナログスイッチ、１９．４８・・・Ｌ
ＰＦ。２０・・・電圧バッファアンプ、４４・・・オアゲート
、４５・・・アンドゲート、４６・・・アップ・ダウン
カウンタ、４７・・・Ｄ／Ａコンバータ。出願人代理人　弁理士　鈴江武彦第１図第２因ＰＨＡ９：　０Ｌｒｒ第３図第５ス

Claims

【特許請求の範囲】

（１）伝送すべき情報を入力し該情報に応じた周波数変
調信号を出力する可変周波数発振器と、基準クロックを
発生する基準クロック発生器と、前記周波数変調信号と
前記基準クロックとの間の位相差に基づく制御情報を前
記可変周波数発振器に出力して前記周波数変調信号の基
準周波数を制御する周波数制御器とを備えた周波数変調
器において、前記周波数制御器は、前記情報の非伝送時
には前記周波数変調信号を分周し前記情報の伝送時には
伝送開始前の内部状態を保持する第１の分周器と、前記
情報の非伝送時には前記基準クロックを分周し前記情報
の伝送時には伝送開始前の内部状態を保持する第２の分
周器と、これら２つの分周器からの分周出力を入力し両
者の位相差情報を出力する位相比較器と、この位相比較
器からの位相差情報を蓄積し前記制御情報として前記可
変周波数発振器に出力するとともに前記情報の伝送時に
は前記制御情報を保持する位相差情報蓄積器とを具備し
たものであることを特徴とする周波数変調器。
（２）前記位相差情報蓄積器は、前記位相比較器からの
出力電荷を蓄積するコンデンサを備えた低域通過フィル
タと、この低域通過フィルタの出力側に挿入された高入
力インピーダンスの電圧バッファ回路と、前記位相比較
器と前記低域通過フィルタとの間に挿入されたアナログ
スイッチとからなり、外部制御信号によりアナログスイ
ッチがオフし、前記コンデンサに蓄えられている電荷が
保持されることにより内部状態が保持されることを特徴
とする特許請求の範囲第１項記載の周波数変調器。
（３）前記位相差情報蓄積器は、入力制御回路を有した
完全積分器であり、上記入力制御回路は外部制御信号に
より前記完全積分器の積分動作を停止させることにより
内部状態が保持されることとすることを特徴とする特許
請求の範囲第１項記載の周波数変調器。
（４）前記完全積分器は、コンデンサを含む回路で構成
され、入力制御回路は、外部制御信号により上記コンデ
ンサへの充・放電を停止する機能を有することを特徴と
する特許請求の範囲第３項記載の周波数変調器。
（５）前記完全積分器は、カウンタとＤ／Ａコンバータ
とを含む回路で構成され、積分機能はカウンタのアップ
カウント、ダウンカウントにより実現され、入力制御回
路は外部制御信号により前記カウンタのカウント動作を
停止する機能を有することを特徴とする特許請求の範囲
第３項記載の周波数変調器。