JPH01192161A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01192161A JPH01192161A JP63017881A JP1788188A JPH01192161A JP H01192161 A JPH01192161 A JP H01192161A JP 63017881 A JP63017881 A JP 63017881A JP 1788188 A JP1788188 A JP 1788188A JP H01192161 A JPH01192161 A JP H01192161A
- Authority
- JP
- Japan
- Prior art keywords
- test
- shift registers
- functional blocks
- input terminal
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000012360 testing method Methods 0.000 claims abstract description 53
- 238000003745 diagnosis Methods 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 2
- 238000002405 diagnostic procedure Methods 0.000 abstract 1
- 238000013024 troubleshooting Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置設計開発時の論理ミス解析及び設計
開発後の故障解析における試験及び診断を容易にした半
導体装置に関する。
開発後の故障解析における試験及び診断を容易にした半
導体装置に関する。
従来この種の半導体装置の故障試験及び診断は入力端子
に規定の入力値を与えたとき期待する論理回路の出力端
子に所望の出力値をチエツクするパターン、いわゆるテ
ストパターンを複数パターン入力端子に与えた時の出力
値を期待出力値と比較する事により、故障試験及び診断
を行なっていた。
に規定の入力値を与えたとき期待する論理回路の出力端
子に所望の出力値をチエツクするパターン、いわゆるテ
ストパターンを複数パターン入力端子に与えた時の出力
値を期待出力値と比較する事により、故障試験及び診断
を行なっていた。
第３図は、例として４つの機能ブロックから構成される
半導体装置の従来技術を説明する為のブロック図である
。ここで機能ブロックとは半導体装置を分割した時の１
つの単位とする。従来の方法では第３図に示す如く複数
の機能ブロック３２から成る半導体装置の試験及び診断
による故障検出では故障診断の特定が難しく、Ｉ！！ｉ
Ｖｃ直列に接続された機能ブロックの上段と下段、第３
図では機能ブロックＡ、Ｂ、Ｃと機能ブロックＤとの故
障の切分けが困難である為多くのテストパターンを入力
する必要であった。又、論理ブロック内の７リツプフロ
ツプをシフトレジスタに流用しシリアルに接続したスキ
ャンバスを使って故障試験および診断するスキャンパス
法（Ｃｏｒｒｅｉａ 、 Ｍ、”Ｉｎｔｒｏｄｕｃｔｉ
ｏｎｔｏ ａ ＬＳＩ Ｔｅ５ｔ Ｓｙｓｔｅｍ、”
１４ｔｈ ｆ）ｅｓｉｇｎ ＡｕｔｏｍａｔｉｏｎＣｏ
ｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ 、 ｐｐ
、４６０−４６１ ＋ Ｊｕｎ。
半導体装置の従来技術を説明する為のブロック図である
。ここで機能ブロックとは半導体装置を分割した時の１
つの単位とする。従来の方法では第３図に示す如く複数
の機能ブロック３２から成る半導体装置の試験及び診断
による故障検出では故障診断の特定が難しく、Ｉ！！ｉ
Ｖｃ直列に接続された機能ブロックの上段と下段、第３
図では機能ブロックＡ、Ｂ、Ｃと機能ブロックＤとの故
障の切分けが困難である為多くのテストパターンを入力
する必要であった。又、論理ブロック内の７リツプフロ
ツプをシフトレジスタに流用しシリアルに接続したスキ
ャンバスを使って故障試験および診断するスキャンパス
法（Ｃｏｒｒｅｉａ 、 Ｍ、”Ｉｎｔｒｏｄｕｃｔｉ
ｏｎｔｏ ａ ＬＳＩ Ｔｅ５ｔ Ｓｙｓｔｅｍ、”
１４ｔｈ ｆ）ｅｓｉｇｎ ＡｕｔｏｍａｔｉｏｎＣｏ
ｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ 、 ｐｐ
、４６０−４６１ ＋ Ｊｕｎ。
１９７７）では全体の１０〜２０％の回路増加が必要で
あった。
あった。
上述した従来の試験及び診断による故障検出技術では、
テストパターンの増大による故障テスト時間の増大及び
テストパターン作成時間の増大又は回路増加という欠点
があった。
テストパターンの増大による故障テスト時間の増大及び
テストパターン作成時間の増大又は回路増加という欠点
があった。
上述した従来の半導体装置に対し、本発明は半導体装置
内の各々の機能回路の出力を試験用出力端子から観測可
能で、又各々の機能回路の入力を試験用入力端子から入
力可能にしたという相違点を有する。
内の各々の機能回路の出力を試験用出力端子から観測可
能で、又各々の機能回路の入力を試験用入力端子から入
力可能にしたという相違点を有する。
本発明の半導体装置は、互いに接続された任意の機能ブ
ロック間の各々に互いに直列に接続されたシフトレジス
タと、該シフトレジスタに接続された試験用入力端子と
試験用出力端子及び該シフトレジスタを制御する試験用
制御回路を備えている。
ロック間の各々に互いに直列に接続されたシフトレジス
タと、該シフトレジスタに接続された試験用入力端子と
試験用出力端子及び該シフトレジスタを制御する試験用
制御回路を備えている。
次に１本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図である
。入力端子群１０から入力された信号線それぞれ機能ブ
ロック１２（Ａ、Ｂ、Ｃ）を通シ従来技術では第３図に
示す如く機能ブロックＤに接続されるところを本発明の
重要なところであるシフトレジスタ１７にそれぞれ入力
される。シフトレジスタ１７は、通常動作ではスルーモ
ードとして動作し、機能ブロックＡ、Ｂ、Ｃの信号をそ
のままパラレルに機能ブロックＤに出力する。試験及び
診断による故障検出時にはテストモードとして動作し、
試験用制御用端子１６よりフトレジスタ１７をシフトレ
ジスタモードに切換え機能ブロックＡ、Ｂ、Ｃの信号出
力をシフトレジスタ１７で保持する。保持された信号は
直列に接続されたシフトレジスタ群１７を通り、１ビツ
トずつシリアルに試験用出力端子１５に出力される。即
ち機能ブロックＡ、Ｂ、Ｃの出力が試験用端子１５に出
力できることになる。
。入力端子群１０から入力された信号線それぞれ機能ブ
ロック１２（Ａ、Ｂ、Ｃ）を通シ従来技術では第３図に
示す如く機能ブロックＤに接続されるところを本発明の
重要なところであるシフトレジスタ１７にそれぞれ入力
される。シフトレジスタ１７は、通常動作ではスルーモ
ードとして動作し、機能ブロックＡ、Ｂ、Ｃの信号をそ
のままパラレルに機能ブロックＤに出力する。試験及び
診断による故障検出時にはテストモードとして動作し、
試験用制御用端子１６よりフトレジスタ１７をシフトレ
ジスタモードに切換え機能ブロックＡ、Ｂ、Ｃの信号出
力をシフトレジスタ１７で保持する。保持された信号は
直列に接続されたシフトレジスタ群１７を通り、１ビツ
トずつシリアルに試験用出力端子１５に出力される。即
ち機能ブロックＡ、Ｂ、Ｃの出力が試験用端子１５に出
力できることになる。
一方、機能ブロックＤの試験及び診断についても機能ブ
ロックＤのみを対象としたテストパターンをシリアルに
試験用入力端子１４に入力しシフトレジスタモードに選
択されたシフトレジスタ１７に該テストパターンをセッ
トする事によって機能ブロックＡ、Ｂ、Ｃの状態にかか
わらず出力端子群１３に出力を得る事ができる。
ロックＤのみを対象としたテストパターンをシリアルに
試験用入力端子１４に入力しシフトレジスタモードに選
択されたシフトレジスタ１７に該テストパターンをセッ
トする事によって機能ブロックＡ、Ｂ、Ｃの状態にかか
わらず出力端子群１３に出力を得る事ができる。
以上のとおり試験用出力端子１５及び出力端子群１３の
出力値を期待出力値と比較することにより各々の機能ブ
ロックの正否を試験及び診断出来る。
出力値を期待出力値と比較することにより各々の機能ブ
ロックの正否を試験及び診断出来る。
第２図は本発明の第２の実施例を示すブロック図である
。機能ブロックＡ、Ｂ、Ｃ，Ｄの試験診断は第１図の実
施例で述べたとおシである。ただし、機能ブロックＤの
出力は出力端子群２３ではなくシフトレジスタ２７を介
して試験用出力端子２５より出力される。機能ブロック
Ｅの試験診断は予め定められた機能ブロックＥ用の故障
検出用テストパターンを試験用入力端子２４より入力し
シフトレジスタ２７を介して機能ブロックＥの入力とし
てセットされ、期待される出力値を出力端子群２３で診
断する事により試験する事ができる。
。機能ブロックＡ、Ｂ、Ｃ，Ｄの試験診断は第１図の実
施例で述べたとおシである。ただし、機能ブロックＤの
出力は出力端子群２３ではなくシフトレジスタ２７を介
して試験用出力端子２５より出力される。機能ブロック
Ｅの試験診断は予め定められた機能ブロックＥ用の故障
検出用テストパターンを試験用入力端子２４より入力し
シフトレジスタ２７を介して機能ブロックＥの入力とし
てセットされ、期待される出力値を出力端子群２３で診
断する事により試験する事ができる。
以上説明したように本発明は、論理ブロック間に試験用
入出力端子及び論理ブロックの入出力を該試験用入出力
端子から行なう事を可能にする制御回路を半導体装置内
に備える事により、故障検出時に回路を分割して試験診
断する事が可能となり、テストパターン作成が容易にな
り、又、テスト時間も少なく又試験診断を細部にわたっ
てまでできる効果がある＠
入出力端子及び論理ブロックの入出力を該試験用入出力
端子から行なう事を可能にする制御回路を半導体装置内
に備える事により、故障検出時に回路を分割して試験診
断する事が可能となり、テストパターン作成が容易にな
り、又、テスト時間も少なく又試験診断を細部にわたっ
てまでできる効果がある＠
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すプロッり図、第３図は
従来の実施例を示すブロック図である。 １０・・・・・・入力端子群、１１・・・・・・信号線
群、１２・・・・・・機能ブロックＡ、Ｂ、Ｃ，Ｄ、１
３・・・・・・出力端子群、１４・・・・・・試験用入
力端子、１５・・・・・・試験用出力端子、１６・・・
・・・試験用制御端子、１７・・・・・・シフトレジス
タ、２０・・・・・・入力端子群、２１・・・・・・信
号線群、２２・・・・・・機能ブロックＡ、Ｂ、Ｃ，Ｄ
。 Ｅｌ ２３・・・・・・出力端子群、２４・・・・・・
試験用入力端子、２５・・・・・・試験用出力端子、２
６・・・・・・試験用制御端子、２７・・・・・・シフ
トレジスタ、３０・・・・・・入力端子群、３１・・・
・・・信号線群、３２・・・・・・機能ブロックＡ、Ｂ
、Ｃ，Ｄ、３３・・・・・・出力端子群。 代理人 弁理士 内 原 晋 消ｌ■ 第３ＷＪ
図は本発明の第２の実施例を示すプロッり図、第３図は
従来の実施例を示すブロック図である。 １０・・・・・・入力端子群、１１・・・・・・信号線
群、１２・・・・・・機能ブロックＡ、Ｂ、Ｃ，Ｄ、１
３・・・・・・出力端子群、１４・・・・・・試験用入
力端子、１５・・・・・・試験用出力端子、１６・・・
・・・試験用制御端子、１７・・・・・・シフトレジス
タ、２０・・・・・・入力端子群、２１・・・・・・信
号線群、２２・・・・・・機能ブロックＡ、Ｂ、Ｃ，Ｄ
。 Ｅｌ ２３・・・・・・出力端子群、２４・・・・・・
試験用入力端子、２５・・・・・・試験用出力端子、２
６・・・・・・試験用制御端子、２７・・・・・・シフ
トレジスタ、３０・・・・・・入力端子群、３１・・・
・・・信号線群、３２・・・・・・機能ブロックＡ、Ｂ
、Ｃ，Ｄ、３３・・・・・・出力端子群。 代理人 弁理士 内 原 晋 消ｌ■ 第３ＷＪ
Claims (1)
- 複数の機能ブロックより構成された半導体装置におい
て、少なくとも前記機能ブロックのいずれかの出力を入
力信号として受け、制御信号により通常動作ではスルー
モードとして動作し、前記入力信号を次の機能ブロック
へ出力し、故障検出時ではテストモードとして動作し、
前記入力信号をシリアルに外部出力し、かつ、試験用入
力信号をシリアルに受け、パラレルに次の機能ブロック
に入力するシフトレジスタを含むことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017881A JPH01192161A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017881A JPH01192161A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192161A true JPH01192161A (ja) | 1989-08-02 |
Family
ID=11956041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017881A Pending JPH01192161A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192161A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370663B1 (en) | 1998-01-05 | 2002-04-09 | Nec Corporation | Semiconductor integrated circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134034A (ja) * | 1984-12-05 | 1986-06-21 | Mitsubishi Electric Corp | 試験回路付集積回路 |
| JPS61272668A (ja) * | 1985-05-29 | 1986-12-02 | Toshiba Corp | システムｌｓｉ |
| JPS62261168A (ja) * | 1986-05-07 | 1987-11-13 | Nec Corp | 半導体集積回路の設計評価方法 |
-
1988
- 1988-01-27 JP JP63017881A patent/JPH01192161A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134034A (ja) * | 1984-12-05 | 1986-06-21 | Mitsubishi Electric Corp | 試験回路付集積回路 |
| JPS61272668A (ja) * | 1985-05-29 | 1986-12-02 | Toshiba Corp | システムｌｓｉ |
| JPS62261168A (ja) * | 1986-05-07 | 1987-11-13 | Nec Corp | 半導体集積回路の設計評価方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370663B1 (en) | 1998-01-05 | 2002-04-09 | Nec Corporation | Semiconductor integrated circuit |
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