JPS62261168A - 半導体集積回路の設計評価方法 - Google Patents
半導体集積回路の設計評価方法Info
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- JPS62261168A JPS62261168A JP10536786A JP10536786A JPS62261168A JP S62261168 A JPS62261168 A JP S62261168A JP 10536786 A JP10536786 A JP 10536786A JP 10536786 A JP10536786 A JP 10536786A JP S62261168 A JPS62261168 A JP S62261168A
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- 238000011156 evaluation Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 230000002950 deficient Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
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- 238000003491 array Methods 0.000 description 1
- 238000004092 self-diagnosis Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の設計評価方法に関し、特にツ
リー回路方式による半導体集積回路の設計評価方法に関
する。
リー回路方式による半導体集積回路の設計評価方法に関
する。
ＬＳＩ に代表される半導体集積回路は近年急速に普
及し、広〈産業、民生の各種電子機器に導入されている
が、集積度、性能の向上に伴ってプロセス技術的にも回
路的にも急速に高度化しており、その複雑さゆえに不良
の解析もより困難になりつつある。
及し、広〈産業、民生の各種電子機器に導入されている
が、集積度、性能の向上に伴ってプロセス技術的にも回
路的にも急速に高度化しており、その複雑さゆえに不良
の解析もより困難になりつつある。
少量多品種化による汎用性の低下によシ量産性が減少し
、コストが高くなる問題を改善し、 ＬＳＩ化を促進す
る手段として近年急速に浸透しつつあるマスタスライス
、あるいはゲートアレーと呼ばれるセミカスタム品では
特にこの影響が犬きく、マスクと呼ばれる共通下地ウェ
ーハのプロセス上の歩留りや、マスク上に個別の品種を
形成する配線工程の出来を確認するため、専、用の設計
評価用回路を搭載し之〜種のＬＳＩを試作し、目的とす
るＬＳＩ の回路設計やプロセス設計の評価を行なう
ことが広く行われている。
、コストが高くなる問題を改善し、 ＬＳＩ化を促進す
る手段として近年急速に浸透しつつあるマスタスライス
、あるいはゲートアレーと呼ばれるセミカスタム品では
特にこの影響が犬きく、マスクと呼ばれる共通下地ウェ
ーハのプロセス上の歩留りや、マスク上に個別の品種を
形成する配線工程の出来を確認するため、専、用の設計
評価用回路を搭載し之〜種のＬＳＩを試作し、目的とす
るＬＳＩ の回路設計やプロセス設計の評価を行なう
ことが広く行われている。
このための設計評価用回路に９求される事項としてはそ
のマスタに用意された素子数のかなシの部分を使用し、
配線構造的にはある程度実際の製品に類似し九ランダム
性、すなわち、不規則性を有し、かつ特定の部分が不良
の場合、外部の論理状態から容易に不良個所の物理的な
位置が判断できるよう論理的には極めて簡単な解析しや
すい機能であることが望まれる。
のマスタに用意された素子数のかなシの部分を使用し、
配線構造的にはある程度実際の製品に類似し九ランダム
性、すなわち、不規則性を有し、かつ特定の部分が不良
の場合、外部の論理状態から容易に不良個所の物理的な
位置が判断できるよう論理的には極めて簡単な解析しや
すい機能であることが望まれる。
これらの条件を満たす設計評価用回路として広く使用さ
れているものの１つにいわゆるツリー（Ｔｒｅｅ ）回
路と呼ばれるものがある。このツＩＪ−回路は１つの論
理回路の出力が複数の負荷論理回路を駆動し、各々の負
荷論理回路が更に複数の負荷論理回路を駆動し、段数が
深くなるにつれて負荷ゲートの総数が増加するような構
成を有するものである。このツリー回路は機能的には極
めて単純で、出力論理の状態から不良個所の物理的な位
置がある程度予測され、配線的にはメモリ等と異なシか
なりの不規則性が実現でき、集積度的にも段数をすこし
深くすれば急速に増加することが可能なため最小の設計
工数で前述の設計評価用回路に要求される機能をかなシ
満足するものが提供されるため、従来から広く使用され
てきた。
れているものの１つにいわゆるツリー（Ｔｒｅｅ ）回
路と呼ばれるものがある。このツＩＪ−回路は１つの論
理回路の出力が複数の負荷論理回路を駆動し、各々の負
荷論理回路が更に複数の負荷論理回路を駆動し、段数が
深くなるにつれて負荷ゲートの総数が増加するような構
成を有するものである。このツリー回路は機能的には極
めて単純で、出力論理の状態から不良個所の物理的な位
置がある程度予測され、配線的にはメモリ等と異なシか
なりの不規則性が実現でき、集積度的にも段数をすこし
深くすれば急速に増加することが可能なため最小の設計
工数で前述の設計評価用回路に要求される機能をかなシ
満足するものが提供されるため、従来から広く使用され
てきた。
ところが、近年の急速な技術の進歩に伴ってＬＳＩ
チップの集積度も飛躍的に向上している九め、これに従
来のツリー回路をそのままの形で適用し九場合、出力端
子数が膨大となり通常のパッケージに搭載ができなくな
ってしまう。
チップの集積度も飛躍的に向上している九め、これに従
来のツリー回路をそのままの形で適用し九場合、出力端
子数が膨大となり通常のパッケージに搭載ができなくな
ってしまう。
−例として１，０００ゲ一ト程度の集積度を実現する場
合、上述の回路構成で必要な段数は約１０段で総ゲート
数は Σ ２ ＝１０２３ ゲートに、１ となるが、この時最終段のゲート数すなわち出力ｍ工２
＝２＝５１２（本） にも達し、この程度の集積度でも、もはや一般のパッケ
ージには搭載不可能となる。
合、上述の回路構成で必要な段数は約１０段で総ゲート
数は Σ ２ ＝１０２３ ゲートに、１ となるが、この時最終段のゲート数すなわち出力ｍ工２
＝２＝５１２（本） にも達し、この程度の集積度でも、もはや一般のパッケ
ージには搭載不可能となる。
最終出力の一部を外部へ引き出さない方法も考えられる
が、この場合、最終出力のすべての論理状態が得られな
くなるため、不良個所の正確な位置の検出が困難となり
設計評価用回路としての効果が半減してしまう。
が、この場合、最終出力のすべての論理状態が得られな
くなるため、不良個所の正確な位置の検出が困難となり
設計評価用回路としての効果が半減してしまう。
上述し九従来の半導体集積回路の設計評価方法は、半導
体集積回路の集積度の向上に伴って、評価用回路の出力
端子数が膨大となるため十分な評価を行えないという問
題点を有している。
体集積回路の集積度の向上に伴って、評価用回路の出力
端子数が膨大となるため十分な評価を行えないという問
題点を有している。
本発明の目的は、ツリー回路の最終段の論理回路の出力
端の数の膨大化にも拘らず十分な評価を行うことのでき
る半導体集積回路の設計評価方法を提供することにある
。
端の数の膨大化にも拘らず十分な評価を行うことのでき
る半導体集積回路の設計評価方法を提供することにある
。
ｃ問題点を解決するための手段〕
本発明の半導体集積回路の設計評価方法は、−の論理回
路の出力端に並列に接続された複数の論理回路を配置し
てなる多段に縦続接続された論理回路群を含んでなるツ
リー回路と、前記ツリー回路の最終段の論理回路のそれ
ぞれの出力端に各ビットのプリセット入力端が接続され
たシフトレジスタとを半導体基板に集積して形成した評
価用回路の前記シフトレジスタの出力信号を解析するも
のである。
路の出力端に並列に接続された複数の論理回路を配置し
てなる多段に縦続接続された論理回路群を含んでなるツ
リー回路と、前記ツリー回路の最終段の論理回路のそれ
ぞれの出力端に各ビットのプリセット入力端が接続され
たシフトレジスタとを半導体基板に集積して形成した評
価用回路の前記シフトレジスタの出力信号を解析するも
のである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための評価用回路
のブロック図である。
のブロック図である。
この実施例は、−のＯＲゲートの出力端に並列に接続さ
れた複数のＯＲゲートを配置してなる多段に縦続接続さ
れ７ｔＯＲゲートな宮んでなるツリー回路ＴＲと、ツリ
ー回路ＴＨの最終段のＯＲゲート１−１〜１−１６のそ
れぞれの出力端に各ビットのプリセット入力ｆｉＤ８１
〜１）８１６が接続され之シフトレジスタＳＲとを半導
体基板に集積して形成した評価用回路のシフトレジスタ
ＳＲの出力信号を解析するものである。
れた複数のＯＲゲートを配置してなる多段に縦続接続さ
れ７ｔＯＲゲートな宮んでなるツリー回路ＴＲと、ツリ
ー回路ＴＨの最終段のＯＲゲート１−１〜１−１６のそ
れぞれの出力端に各ビットのプリセット入力ｆｉＤ８１
〜１）８１６が接続され之シフトレジスタＳＲとを半導
体基板に集積して形成した評価用回路のシフトレジスタ
ＳＲの出力信号を解析するものである。
評価用回路の動作としてはまずＳＥＴ 人力により初期
データ入力状態として、ツリー回路の最終段の論理状態
をシフトレジスタにセットした後にクロックをクロック
入力端ＣＬＫ から印加することによりデータ出力端Ｏ
ＵＴ に逐次読出す。従ってこの出力を外部で再度デー
タの直列−並列変換を行えば最小のデバイス端子数でツ
リー回路のすべての最終論理状態が判明し、従来のツリ
ー回路のみの欠点を改善することができる。また、この
シフトレジスタＳＲを追加することにより、評価用回路
の対象としてツリー回路のように単純なゲートのみでな
く、機能的な単純性を保つ九″！までレジスタ的な機能
の試験も兼ねることになり、評価用回路としての効果が
増加する。
データ入力状態として、ツリー回路の最終段の論理状態
をシフトレジスタにセットした後にクロックをクロック
入力端ＣＬＫ から印加することによりデータ出力端Ｏ
ＵＴ に逐次読出す。従ってこの出力を外部で再度デー
タの直列−並列変換を行えば最小のデバイス端子数でツ
リー回路のすべての最終論理状態が判明し、従来のツリ
ー回路のみの欠点を改善することができる。また、この
シフトレジスタＳＲを追加することにより、評価用回路
の対象としてツリー回路のように単純なゲートのみでな
く、機能的な単純性を保つ九″！までレジスタ的な機能
の試験も兼ねることになり、評価用回路としての効果が
増加する。
なお、追加されたシフトレジスタＳＲ自身に不良があり
念場合はツリ一部の不良個所を確定することが不能とな
るが、自己診断機能としてテスト入力端ＴＥＳＴを設け
、この入力の制御によりシフトレジスタｓｈの最終段の
逆相出力がシフトレジスタＳＲの初段のデータ入力に接
続されるように構成すればクロνり入力の印加によシフ
トレジスタ単独で正常であれば１，０出力がある周期で
交互に表われ、自分自身の機能の確認が可能であり、問
題はない。
念場合はツリ一部の不良個所を確定することが不能とな
るが、自己診断機能としてテスト入力端ＴＥＳＴを設け
、この入力の制御によりシフトレジスタｓｈの最終段の
逆相出力がシフトレジスタＳＲの初段のデータ入力に接
続されるように構成すればクロνり入力の印加によシフ
トレジスタ単独で正常であれば１，０出力がある周期で
交互に表われ、自分自身の機能の確認が可能であり、問
題はない。
以上の説明から明らかなように本発明は従来からあるツ
リー構造に接続され九ゲート群により構成された回路の
出力にシフトレジスタを付加することによシ、極めて少
ない入出力端子数で、機能的には単純かつ大規模であり
、かつレイアウトおよび配線上からはランダムな論理の
評価用回路の出力論理状態を解析することにより、内部
の不良ゲートの物理的な位置が判明する几め、急速に集
積度が向上しつつあるＬＳＩ 等の半導体論理デバイス
の内部、プロセス、歩留り確認のための設計評価を十分
に行うことができるという効果がある。
リー構造に接続され九ゲート群により構成された回路の
出力にシフトレジスタを付加することによシ、極めて少
ない入出力端子数で、機能的には単純かつ大規模であり
、かつレイアウトおよび配線上からはランダムな論理の
評価用回路の出力論理状態を解析することにより、内部
の不良ゲートの物理的な位置が判明する几め、急速に集
積度が向上しつつあるＬＳＩ 等の半導体論理デバイス
の内部、プロセス、歩留り確認のための設計評価を十分
に行うことができるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
ＴＲ・・・・・・ツリー回路、ＳＲ・・・・・・シフト
レジスタ、ＩＮ・・・・・・データ入力端、ＯＵＴ・・
・・・・データ出力端、ＤＳ１〜Ｄ８１６・・・・・・
プリセット入力端、ＣＬＫ・・・・・・クロック入力端
、ＳＥＴ ・・・・・・初期データ設定端、ＴＥＳＴ・
・・・・・テスト端子。
レジスタ、ＩＮ・・・・・・データ入力端、ＯＵＴ・・
・・・・データ出力端、ＤＳ１〜Ｄ８１６・・・・・・
プリセット入力端、ＣＬＫ・・・・・・クロック入力端
、ＳＥＴ ・・・・・・初期データ設定端、ＴＥＳＴ・
・・・・・テスト端子。
Claims (1)
- 一の論理回路の出力端に並列に接続された複数の論理回
路を配置してなる多段に縦続接続された論理回路群を含
んでなるツリー回路と、前記ツリー回路の最終段の論理
回路のそれぞれの出力端に各ビットのプリセット入力端
が接続されたシフトレジスタとを半導体基板に集積して
形成した評価用回路の前記シフトレジスタの出力信号を
解析することを特徴とする半導体集積回路の設計評価方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10536786A JPS62261168A (ja) | 1986-05-07 | 1986-05-07 | 半導体集積回路の設計評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10536786A JPS62261168A (ja) | 1986-05-07 | 1986-05-07 | 半導体集積回路の設計評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62261168A true JPS62261168A (ja) | 1987-11-13 |
Family
ID=14405744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10536786A Pending JPS62261168A (ja) | 1986-05-07 | 1986-05-07 | 半導体集積回路の設計評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62261168A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192161A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 半導体装置 |
| US6370663B1 (en) | 1998-01-05 | 2002-04-09 | Nec Corporation | Semiconductor integrated circuit |
-
1986
- 1986-05-07 JP JP10536786A patent/JPS62261168A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192161A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 半導体装置 |
| US6370663B1 (en) | 1998-01-05 | 2002-04-09 | Nec Corporation | Semiconductor integrated circuit |
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