JPH01192164A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH01192164A JPH01192164A JP63015974A JP1597488A JPH01192164A JP H01192164 A JPH01192164 A JP H01192164A JP 63015974 A JP63015974 A JP 63015974A JP 1597488 A JP1597488 A JP 1597488A JP H01192164 A JPH01192164 A JP H01192164A
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
トレンチキャパシタとトランジスタとの組み合わせより
なる半導体装置の改良とその製造方法の改良とに関し、 トレンチキャパシタとトランジスタとが絶縁分離された
構造のであり、しかも、素子の表面が平坦化された半導
体装置とその製造方法とを提供することを目的とし、 トレンチキャパシタとトランジスタとを埋め込みコンタ
クト層または埋め込み型の第２のトレンチキャパシタを
介して接続するように構成されている。
なる半導体装置の改良とその製造方法の改良とに関し、 トレンチキャパシタとトランジスタとが絶縁分離された
構造のであり、しかも、素子の表面が平坦化された半導
体装置とその製造方法とを提供することを目的とし、 トレンチキャパシタとトランジスタとを埋め込みコンタ
クト層または埋め込み型の第２のトレンチキャパシタを
介して接続するように構成されている。
本発明は、トレンチキャパシタとトランジスタとの組み
合わせよりなる半導体装置の改良とその製造方法の改良
とに関する。
合わせよりなる半導体装置の改良とその製造方法の改良
とに関する。
ＤＲＡＭ等キャパシタとトランジスタとの組み合わせよ
りなる半導体装置の集積度を向上するために、キャパシ
タをトレンチキャパシタにする努力がなされている。か
＼るトレンチキャパシタとトランジスタとの組み合わせ
よりなる半導体装置を構成するトレンチキャパシタを微
細化するために、第１θ図に示すような、トレンチキャ
パシタとトランジスタとを絶縁分離する手法が開発され
た。
りなる半導体装置の集積度を向上するために、キャパシ
タをトレンチキャパシタにする努力がなされている。か
＼るトレンチキャパシタとトランジスタとの組み合わせ
よりなる半導体装置を構成するトレンチキャパシタを微
細化するために、第１θ図に示すような、トレンチキャ
パシタとトランジスタとを絶縁分離する手法が開発され
た。
図において、ｌは絶縁分離領域であり、２はキャパシタ
電荷蓄積電極であり、３はキャパシタ絶縁膜であり、４
はキャパシタ対向電極であり、５はチャンネルカット層
である。６はキャパシタ電荷蓄積電極２とキャパシタ絶
縁膜３とキャパシタ対向電極４とをもって構成されるト
レンチキャパシタであり、７はトランジスタのソースで
あり、キャパシタ絶縁膜３と接続されており、８はトラ
ンジスタのゲート電極であり、８１はこれらをもって構
成されるトランジスタである。９はシリコン基板であり
、１０は眉間絶縁膜である。
電荷蓄積電極であり、３はキャパシタ絶縁膜であり、４
はキャパシタ対向電極であり、５はチャンネルカット層
である。６はキャパシタ電荷蓄積電極２とキャパシタ絶
縁膜３とキャパシタ対向電極４とをもって構成されるト
レンチキャパシタであり、７はトランジスタのソースで
あり、キャパシタ絶縁膜３と接続されており、８はトラ
ンジスタのゲート電極であり、８１はこれらをもって構
成されるトランジスタである。９はシリコン基板であり
、１０は眉間絶縁膜である。
このような構造の半導体装置は、集積度の向上のみなら
ず、ソフトエラーの防止やリーク電流の減少にも有効で
あることが確認されている。
ず、ソフトエラーの防止やリーク電流の減少にも有効で
あることが確認されている。
上記の構造の（トレンチキャパシタとトランジスタとが
絶縁分離された構造の）半導体装置にあっては、第９図
に示すように、素子の平坦化を阻害する欠点がある。
絶縁分離された構造の）半導体装置にあっては、第９図
に示すように、素子の平坦化を阻害する欠点がある。
本発明の目的は、この欠点を解消することにあり、トレ
ンチキャパシタとトランジスタとが絶縁分離された構造
のであり、しかも、素子の表面が平坦化された半導体装
置とその製造方法とを提供することにある。
ンチキャパシタとトランジスタとが絶縁分離された構造
のであり、しかも、素子の表面が平坦化された半導体装
置とその製造方法とを提供することにある。
上記の目的は、下記の四つの手段をもって達成される。
第１の手段は、絶縁分離して形成されたトレンチキャパ
シタ（６）とトランジスタ（８１）とが、前記トレンチ
キャパシタ（６）と前記トランジスタ（８１）との間に
形成されている埋め込みコンタクト層（１６）をもって
接続されいる半導体装置である。
シタ（６）とトランジスタ（８１）とが、前記トレンチ
キャパシタ（６）と前記トランジスタ（８１）との間に
形成されている埋め込みコンタクト層（１６）をもって
接続されいる半導体装置である。
第２の手段は、絶縁分離して形成されたトレンチキャパ
シタ（６）とトランジスタ（８１）とが、前記トレンチ
キャパシタ（６）と前記トランジスタ（８１）の間に形
成され、前記キャパシタ（６）と並列に接続されている
第２のトレンチキャパシタ（２０）を介して接続されて
いる半導体装置である。
シタ（６）とトランジスタ（８１）とが、前記トレンチ
キャパシタ（６）と前記トランジスタ（８１）の間に形
成され、前記キャパシタ（６）と並列に接続されている
第２のトレンチキャパシタ（２０）を介して接続されて
いる半導体装置である。
第３の手段は、絶縁分離されたトレンチキャバシタ（６
）を形成し、 該トレンチキャパシタ（６）の絶縁骨ａ領域（１）の一
部に凹部（１４）を形成し、該凹部（１４）を導電体膜
をもって埋めて埋め込みコンタクト層（１６）を形成し
、 該埋め込みコンタクト層（１６）に一方の電極を接触さ
せてトランジスタ（８１）を形成する半導体装置の製造
方法である。
）を形成し、 該トレンチキャパシタ（６）の絶縁骨ａ領域（１）の一
部に凹部（１４）を形成し、該凹部（１４）を導電体膜
をもって埋めて埋め込みコンタクト層（１６）を形成し
、 該埋め込みコンタクト層（１６）に一方の電極を接触さ
せてトランジスタ（８１）を形成する半導体装置の製造
方法である。
第４の手段は、絶縁分離されたトレンチキャパシタ（６
）を形成し、 該トレンチキャパシタ（６）の絶縁分離領域（１）の一
部に凹部（１０を形成し、 該凹部（１４）上に導電体膜を形成し、該導電体膜に異
方性エツチングを施して、該導電体膜を前記凹部（１４
）の側壁のみに残留して第２のトレンチキャパシタのキ
ャパシタ電荷蓄積電極（１７）を形成し、 該第２のトレンチキャパシタのキャパシタ電荷蓄積電極
（１７）の内壁に第２のトレンチキャパシタの絶縁膜（
１８）を形成し、 該第２のレンチキャパシタの絶縁膜（１８）上の開口を
導電体膜をもって埋め込んで第２のトレンチキャパシタ
のキャパシタ対向電極（１９） ＊形成して、前記キャ
パシタと並列に接続される第２６トレンチキヤパシタ（
２０）を形成し、 ゛該第２のトレンチキャパシ
タ（２０）のキャバルり電荷蓄積電極（１７）と接触さ
せてトランジスタ（８１）を形成する半導体装置の製造
方法である。
）を形成し、 該トレンチキャパシタ（６）の絶縁分離領域（１）の一
部に凹部（１０を形成し、 該凹部（１４）上に導電体膜を形成し、該導電体膜に異
方性エツチングを施して、該導電体膜を前記凹部（１４
）の側壁のみに残留して第２のトレンチキャパシタのキ
ャパシタ電荷蓄積電極（１７）を形成し、 該第２のトレンチキャパシタのキャパシタ電荷蓄積電極
（１７）の内壁に第２のトレンチキャパシタの絶縁膜（
１８）を形成し、 該第２のレンチキャパシタの絶縁膜（１８）上の開口を
導電体膜をもって埋め込んで第２のトレンチキャパシタ
のキャパシタ対向電極（１９） ＊形成して、前記キャ
パシタと並列に接続される第２６トレンチキヤパシタ（
２０）を形成し、 ゛該第２のトレンチキャパシ
タ（２０）のキャバルり電荷蓄積電極（１７）と接触さ
せてトランジスタ（８１）を形成する半導体装置の製造
方法である。
本発明は、トレンチキャパシタ６の絶縁分離領域１の一
部を除去し°【回部１４を形成し、この凹部１４中に導
電体を埋め込んで、埋め込みコンタクト層１６または第
２のトレンチキャパシタ２０を形成し、この埋め込みコ
ンタクト層１６または第２のトレンチキャパシタ２０と
接続してトランジスタ８１を形成すること−されている
ので、素子の表面は平坦化される。
部を除去し°【回部１４を形成し、この凹部１４中に導
電体を埋め込んで、埋め込みコンタクト層１６または第
２のトレンチキャパシタ２０を形成し、この埋め込みコ
ンタクト層１６または第２のトレンチキャパシタ２０と
接続してトランジスタ８１を形成すること−されている
ので、素子の表面は平坦化される。
以下、図面を参照しつ〜、本出願に含まれる二つの独立
した技術思想のそれぞれについて、各−つの実施例を示
し、本発明の構成と特有の効果とをさらに明らかにする
。
した技術思想のそれぞれについて、各−つの実施例を示
し、本発明の構成と特有の効果とをさらに明らかにする
。
員上班
トレンチキャパシタ七トランジスタが埋め込みコンタク
ト層をもって接続されている半導体装置（特許請求の範
囲第１項と第３項とに対応）の例について説明する。
ト層をもって接続されている半導体装置（特許請求の範
囲第１項と第３項とに対応）の例について説明する。
第２図参照
ｎ型のシリコン基［９上の絶縁分離領域（外径が１．５
〜２．５＃であり、内径が０．５〜１．０μであるリン
グ状または枠状領域）にエツチングストッパー（厚さ１
．０００−１．５００人の窒化シリコン膜と厚さ３００
〜５００人の二酸化シリコン膜との積層体）１２を形成
し、深さが４〜５ｎであり幅が０．５〜０．８ ｎであ
るリング状または枠状の溝状凹部１ａを形成する。
〜２．５＃であり、内径が０．５〜１．０μであるリン
グ状または枠状領域）にエツチングストッパー（厚さ１
．０００−１．５００人の窒化シリコン膜と厚さ３００
〜５００人の二酸化シリコン膜との積層体）１２を形成
し、深さが４〜５ｎであり幅が０．５〜０．８ ｎであ
るリング状または枠状の溝状凹部１ａを形成する。
この溝状凹部１ａの中には、シリコンの柱状体１１が残
留する。
留する。
第３図参照
次いで、溝状凹部１ａに、気相成長法（ＣＶＤ法）によ
り二酸化シリコンを埋め込み、該凹部ｌａ以外の部分の
該二酸化シリコンをエッチバックして、第３（ｍ）図に
示すように、二酸化シリコンよりなる絶縁分離領域（ト
レンチアイソレーシッン領域）ｌを形成する。
り二酸化シリコンを埋め込み、該凹部ｌａ以外の部分の
該二酸化シリコンをエッチバックして、第３（ｍ）図に
示すように、二酸化シリコンよりなる絶縁分離領域（ト
レンチアイソレーシッン領域）ｌを形成する。
なお、絶縁分離領域は、二酸化シリコンで形成されてい
る必要はな（、たとえば、第３（ｂ）図に示すように、
二酸化シリコン２１におおわれた多結晶シリコン２２か
らなるものであってもよい、この場合は、まず溝状凹部
１ａの内面を酸化して二酸化シリコン層２１を形成した
後、該凹部１ａに気相成長法により多結晶シリコン２２
を埋め込み、該凹部１ｇ以外の部分の該多結晶シリコン
２２をエッチバフ多し、その後、該凹部１ａの開口部に
露出した該多結晶シリコン層２２を酸化して前記凹部１
ａ中形成された多結晶シリコン２２を、二酸化シリコン
をもってカバーする。
る必要はな（、たとえば、第３（ｂ）図に示すように、
二酸化シリコン２１におおわれた多結晶シリコン２２か
らなるものであってもよい、この場合は、まず溝状凹部
１ａの内面を酸化して二酸化シリコン層２１を形成した
後、該凹部１ａに気相成長法により多結晶シリコン２２
を埋め込み、該凹部１ｇ以外の部分の該多結晶シリコン
２２をエッチバフ多し、その後、該凹部１ａの開口部に
露出した該多結晶シリコン層２２を酸化して前記凹部１
ａ中形成された多結晶シリコン２２を、二酸化シリコン
をもってカバーする。
以下の工程は、上記いずれの方法をもって絶縁分離領域
を形成しても、実賞的に同一であるから、第３（ａ）図
の絶縁膜Ｈｆｉｌ域の例にもとすいて説明する。
を形成しても、実賞的に同一であるから、第３（ａ）図
の絶縁膜Ｈｆｉｌ域の例にもとすいて説明する。
第４図参照
絶縁分離領域１に囲まれたシリコンの柱状体１１を除去
して、凹部１ｂを形成する。ｎ型不純物を導入して、チ
ャンネルカット層５を形成する。
して、凹部１ｂを形成する。ｎ型不純物を導入して、チ
ャンネルカット層５を形成する。
第５図参照
凹部１ｂの内面にｎ型の多結晶シリコン層を厚さ１ 、
０００人に形成して、キャパシタ電荷蓄積電極２を形成
する。
０００人に形成して、キャパシタ電荷蓄積電極２を形成
する。
キャパシタ電荷蓄積電極２の内面を酸化して、二酸化シ
リコンよりなるキャパシタ絶縁膜３を形成する。
リコンよりなるキャパシタ絶縁膜３を形成する。
さらに、残留した凹部１ｂ中にｎ型の多結晶シリコンを
埋め込んで、キャパシタ対向電極４を形成する。
埋め込んで、キャパシタ対向電極４を形成する。
第６図参照
トレンチアイソレーシッンをなす絶縁分離領域１とトラ
ンジスタのソースが、形成される領域（図 示せず）
との間のみに開口を有するレジストマスク１３を形成し
、このマスク１３を使用してトレンチアイソレージ四ン
をなす絶縁分離領域１をエツチングして、キャパシター
トランジスタ間コンタクト用空間１４（深さ０．５〜ｉ
ｎ）を形成する。
ンジスタのソースが、形成される領域（図 示せず）
との間のみに開口を有するレジストマスク１３を形成し
、このマスク１３を使用してトレンチアイソレージ四ン
をなす絶縁分離領域１をエツチングして、キャパシター
トランジスタ間コンタクト用空間１４（深さ０．５〜ｉ
ｎ）を形成する。
第７図参照
使用済みのレジストマスク１３を除去し、導電性多結晶
シリコン膜を形成した後、これをエッチバックして、上
記のキャパシタートランジスタ間コンタクト用空間１４
中のみ′にこれを残留して、埋め込みコンタクト層１６
を形成する。
シリコン膜を形成した後、これをエッチバックして、上
記のキャパシタートランジスタ間コンタクト用空間１４
中のみ′にこれを残留して、埋め込みコンタクト層１６
を形成する。
第１ （ａ）図参照
トランジスタ形成領域からエツチングストッパー（軍さ
１ 、０００〜１，５００人の窒化シリコン膜と厚さ３
００〜５００人の二酸化シリコン膜との積層体）１２を
除去し、ここに、通常の工程を使用して、ソース７とゲ
ート電極８とドレイン（図示せず）とを有する電界効果
トランジスタ８１を形成し、眉間絶縁１１！１０を形成
する。
１ 、０００〜１，５００人の窒化シリコン膜と厚さ３
００〜５００人の二酸化シリコン膜との積層体）１２を
除去し、ここに、通常の工程を使用して、ソース７とゲ
ート電極８とドレイン（図示せず）とを有する電界効果
トランジスタ８１を形成し、眉間絶縁１１！１０を形成
する。
以上の工程をもって製造されたキヤ、バックとトランジ
スタとの組み合わせよりなる半導体装置は、トレンチキ
ャパシタ６とトランジスタ８１とが埋め込みコンタクト
層１６をもって接続されているので、素子表面の平坦性
は向上している。
スタとの組み合わせよりなる半導体装置は、トレンチキ
ャパシタ６とトランジスタ８１とが埋め込みコンタクト
層１６をもって接続されているので、素子表面の平坦性
は向上している。
員ｌ■ −
トレンチキャパシタとトランジスタとがトレンチキャパ
シタと並列に接続されている埋め込みキャｔ３シタを介
して接続されている半導体装置（特許請求の範囲第２項
と第４項とに対応）の例について説明する。
シタと並列に接続されている埋め込みキャｔ３シタを介
して接続されている半導体装置（特許請求の範囲第２項
と第４項とに対応）の例について説明する。
第２図〜第６図再参照 −
、第１例と同様にして、トレンチキャパシタ６とトラン
ジスタのソースが形成される領域（図示せず）、との間
にキャパシタートランジスタ間コンタクト用空間１４を
形成する。
ジスタのソースが形成される領域（図示せず）、との間
にキャパシタートランジスタ間コンタクト用空間１４を
形成する。
第８図参照
使用済みのレジストマスク１３を除去し、導電性多結晶
シリコン膜を形成した後、これに、異方性エツチングを
なして上記の導電性多結晶シリコン膜をキャパシタート
ランジスタ間コンタクト用空間１４の外壁のみに残留し
て、第２０トレンチキヤパシタのキャパシタ電荷蓄積電
極１７を形成する。
シリコン膜を形成した後、これに、異方性エツチングを
なして上記の導電性多結晶シリコン膜をキャパシタート
ランジスタ間コンタクト用空間１４の外壁のみに残留し
て、第２０トレンチキヤパシタのキャパシタ電荷蓄積電
極１７を形成する。
次に、キャパシタ電荷蓄積電極１７の内面に、絶縁膜１
８を形成し、次に、導電膜よりなる第２のトレンチキャ
パシタのキャパシタ対向電極１９を形成する。これらの
キャパシタ電荷蓄積電極１７と絶縁膜１８とキャパシタ
対向電極１９とをもって第２のトレンチキャパシタ２０
を構成する。
８を形成し、次に、導電膜よりなる第２のトレンチキャ
パシタのキャパシタ対向電極１９を形成する。これらの
キャパシタ電荷蓄積電極１７と絶縁膜１８とキャパシタ
対向電極１９とをもって第２のトレンチキャパシタ２０
を構成する。
第ｔ、（ｂ）図参照
トランジスタ形成領域から工゛ツチングストッパー（厚
さ１．０００〜１ 、５００人の窒化シリコン膜と厚さ
３００〜５００人の二酸化シリコン膜との積層体）１２
を除去し、ここに、通常の工程′を使用して、ソース７
とゲート電極８とドレイン（図示せず）とを有する電界
効果トランジスタ８１を形成し、層間絶縁膜１０を形成
する。
さ１．０００〜１ 、５００人の窒化シリコン膜と厚さ
３００〜５００人の二酸化シリコン膜との積層体）１２
を除去し、ここに、通常の工程′を使用して、ソース７
とゲート電極８とドレイン（図示せず）とを有する電界
効果トランジスタ８１を形成し、層間絶縁膜１０を形成
する。
以上の工程をもって製造されたキャパシタとトランジス
タとの組み合わせよりなる半導体装置は、トレンチキャ
パシタ６とトランジスタ８１が、このキャパシタと並列
に接続される第２のトレンチキャパシタ２０を介して接
続されているので、素子表面の平坦性が向上しているば
かりでな（、キャパシティも増加している。
タとの組み合わせよりなる半導体装置は、トレンチキャ
パシタ６とトランジスタ８１が、このキャパシタと並列
に接続される第２のトレンチキャパシタ２０を介して接
続されているので、素子表面の平坦性が向上しているば
かりでな（、キャパシティも増加している。
以上の実施例１および実施例２においては、絶縁骨ｊｌ
ＨＩ域１がチャンネルカット層５に達する場合について
説明したが、絶縁分離領域１の深さ如何によらず、本発
明が応用できることは言うまでもない、絶縁分離領域１
が浅い場合は、その形成にＬＯＣＯＳ法等を用いること
ができ、工程がより簡略になる。浅い絶縁分離領域１を
有する本発明に係る半導体装置の構成を、第９（ａ）図
（第１（ａ）図に対応）、第９（ｂ）図（第１（ｂ）図
に対応）に示す。
ＨＩ域１がチャンネルカット層５に達する場合について
説明したが、絶縁分離領域１の深さ如何によらず、本発
明が応用できることは言うまでもない、絶縁分離領域１
が浅い場合は、その形成にＬＯＣＯＳ法等を用いること
ができ、工程がより簡略になる。浅い絶縁分離領域１を
有する本発明に係る半導体装置の構成を、第９（ａ）図
（第１（ａ）図に対応）、第９（ｂ）図（第１（ｂ）図
に対応）に示す。
なお、これらの半導体装置の製造工程は、その素子骨Ｈ
ｎ域１の形成にＬＯＣＯ３法等を用いる点を除けば、他
の工程は前述の実施例１および実施例２の場合と全く同
一である。
ｎ域１の形成にＬＯＣＯ３法等を用いる点を除けば、他
の工程は前述の実施例１および実施例２の場合と全く同
一である。
以上説明せるとおり、本発明に係る半導体装置は、トレ
ンチキャパシタとトランジスタとが埋め込みコンタクト
層または埋め込み型の第２のトレンチキャパシタを介し
て接続されているので、素子の表面が平坦化されている
。
ンチキャパシタとトランジスタとが埋め込みコンタクト
層または埋め込み型の第２のトレンチキャパシタを介し
て接続されているので、素子の表面が平坦化されている
。
第１（ａ）図は、本発明の第１の実施例（特許請求の範
囲第１項と第３項とに対応）に係る半導体装置の構成図
である。 第１ （ｂ）図は、本発明の第２の実施例（特許請求の
範囲第２項と第４項とに対応）に係る半導体装置の構成
図である。 第２図〜第７図は、第１の実施例（特許請求の範囲第１
項と第３項とに対応）に係る半導体装置の主要製造工程
図である。 第２図〜第６図、第８図は、第２の実施例（特許請求の
範囲第２項と第４項とに対応）に係る半導体装置の主要
製造工程図である。 第９（ａ）図は、本発明の第１の実施例に係る半導体装
置の変形例（第１（ａ）図に対応）を示す図である。 第９（ｂ）図は、本発明の第２の実施例に係る半導体装
置の変形例（第１ （ｂ）図に対応）を示す図である。 第１０図は、従来技術に係る、トレンチキャパシタとト
ランジスタとの組み合わせよりなる半導体装置の構成図
である。 １・・・絶縁分離領域、 ２・・・キャパシタ電荷蓄積電極、 ３・・・キャパシタ絶縁膜、 ４・・・キャパシタ対向電極、 ５・・・チャンネルカット層、 ６・・・トレンチキャパシタ、 ７・・・トランジスタのソース、 ８・・・トランジスタのゲート電極、 ８１・・・トランジスタ、 ９・・・半導体（シリコン）基板、 １０・・・層間絶縁膜、 ｌａ、ｌｂ・・・凹部、 １１・・・半導体（シリコン）柱状体、１２・・・エツ
チングストッパ（窒化シリコン膜と二酸化シリコン膜と
の積層体）、 １３・・・レジストマスク、 １４・・・凹部（キャパシタートランジスタ間コンタク
ト用空間）、 １６・・・埋め込みコンタクト層、 １７・・・第２のトレンチキャパシタのキャパシタ電荷
蓄積電極、 １８・・・第２のトレンチキャパシタの絶縁膜、１９・
・・第２のトレンチキャパシタのキャパシタ対向電極、 ２０・・・第２のトレンチキャパシタ。 ２１・・・二酸化シリコン層、 ２２・・・多結晶シリコン充填体。
囲第１項と第３項とに対応）に係る半導体装置の構成図
である。 第１ （ｂ）図は、本発明の第２の実施例（特許請求の
範囲第２項と第４項とに対応）に係る半導体装置の構成
図である。 第２図〜第７図は、第１の実施例（特許請求の範囲第１
項と第３項とに対応）に係る半導体装置の主要製造工程
図である。 第２図〜第６図、第８図は、第２の実施例（特許請求の
範囲第２項と第４項とに対応）に係る半導体装置の主要
製造工程図である。 第９（ａ）図は、本発明の第１の実施例に係る半導体装
置の変形例（第１（ａ）図に対応）を示す図である。 第９（ｂ）図は、本発明の第２の実施例に係る半導体装
置の変形例（第１ （ｂ）図に対応）を示す図である。 第１０図は、従来技術に係る、トレンチキャパシタとト
ランジスタとの組み合わせよりなる半導体装置の構成図
である。 １・・・絶縁分離領域、 ２・・・キャパシタ電荷蓄積電極、 ３・・・キャパシタ絶縁膜、 ４・・・キャパシタ対向電極、 ５・・・チャンネルカット層、 ６・・・トレンチキャパシタ、 ７・・・トランジスタのソース、 ８・・・トランジスタのゲート電極、 ８１・・・トランジスタ、 ９・・・半導体（シリコン）基板、 １０・・・層間絶縁膜、 ｌａ、ｌｂ・・・凹部、 １１・・・半導体（シリコン）柱状体、１２・・・エツ
チングストッパ（窒化シリコン膜と二酸化シリコン膜と
の積層体）、 １３・・・レジストマスク、 １４・・・凹部（キャパシタートランジスタ間コンタク
ト用空間）、 １６・・・埋め込みコンタクト層、 １７・・・第２のトレンチキャパシタのキャパシタ電荷
蓄積電極、 １８・・・第２のトレンチキャパシタの絶縁膜、１９・
・・第２のトレンチキャパシタのキャパシタ対向電極、 ２０・・・第２のトレンチキャパシタ。 ２１・・・二酸化シリコン層、 ２２・・・多結晶シリコン充填体。
Claims (1)
- 【特許請求の範囲】 ［１］絶縁分離して形成されたトレンチキャパシタ（６
）とトランジスタ（８１）とが、前記トレンチキャパシ
タ（６）と前記トランジスタ（８１）との間に形成され
ている埋め込みコンタクト層（１６）をもって接続され
てなる ことを特徴とする半導体装置。 ［２］絶縁分離して形成されたトレンチキャパシタ（６
）とトランジスタ（８１）とが、前記トレンチキャパシ
タ（６）と前記トランジスタ（８１）の間に形成され、
前記キャパシタ（６）と並列に接続されている第２のト
レンチキャパシタ（２０）を介して接続されてなる ことを特徴とする半導体装置。 ［３］絶縁分離されたトレンチキャパシタ（６）を形成
し、 該トレンチキャパシタ（６）の絶縁分離領域（１）の一
部に凹部（１４）を形成し、 該凹部（１４）を導電体膜をもって埋めて埋め込みコン
タクト層（１６）を形成し、 該埋め込みコンタクト層（１６）に一方の電極を接触さ
せてトランジスタ（８１）を形成する工程を有すること
を特徴とする半導体装置の製造方法。 ［４］絶縁分離されたトレンチキャパシタ（６）を形成
し、 該トレンチキャパシタ（６）の絶縁分離領域（１）の一
部に凹部（１４）を形成し、 該凹部（１４）上に導電体膜を形成し、該導電体膜に異
方性エッチングを施して、該導電体膜を前記凹部（１４
）の側壁のみに残留して第２のトレンチキャパシタのキ
ャパシタ電荷蓄積電極（１７）を形成し、 該第２のトレンチキャパシタのキャパシタ電荷蓄積電極
（１７）の内壁に第２のトレンチキャパシタの絶縁膜（
１８）を形成し、 該第２のトレンチキャパシタの絶縁膜（１８）上の開口
を導電体膜をもって埋め込んで第２のトレンチキャパシ
タのキャパシタ対向電極（１９）を形成して、前記キャ
パシタと並列に接続される第２のトレンチキャパシタ（
２０）を形成し、 該第２のトレンチキャパシタ（２０）のキャパシタ電荷
蓄積電極（１７）と接触させてトランジスタ（８１）を
形成する 工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015974A JPH01192164A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015974A JPH01192164A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192164A true JPH01192164A (ja) | 1989-08-02 |
Family
ID=11903676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63015974A Pending JPH01192164A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192164A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275974A (en) * | 1992-07-30 | 1994-01-04 | Northern Telecom Limited | Method of forming electrodes for trench capacitors |
| EP0607547A1 (en) * | 1993-01-19 | 1994-07-27 | International Business Machines Corporation | Two transistor one capacitor trench DRAM cell |
| US5399516A (en) * | 1992-03-12 | 1995-03-21 | International Business Machines Corporation | Method of making shadow RAM cell having a shallow trench EEPROM |
| US5576566A (en) * | 1995-04-13 | 1996-11-19 | International Business Machines Corporation | Semiconductor trench capacitor cell having a buried strap |
-
1988
- 1988-01-28 JP JP63015974A patent/JPH01192164A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399516A (en) * | 1992-03-12 | 1995-03-21 | International Business Machines Corporation | Method of making shadow RAM cell having a shallow trench EEPROM |
| US5275974A (en) * | 1992-07-30 | 1994-01-04 | Northern Telecom Limited | Method of forming electrodes for trench capacitors |
| EP0607547A1 (en) * | 1993-01-19 | 1994-07-27 | International Business Machines Corporation | Two transistor one capacitor trench DRAM cell |
| US5576566A (en) * | 1995-04-13 | 1996-11-19 | International Business Machines Corporation | Semiconductor trench capacitor cell having a buried strap |
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