JPS63288042A - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
- Publication number
- JPS63288042A JPS63288042A JP62293043A JP29304387A JPS63288042A JP S63288042 A JPS63288042 A JP S63288042A JP 62293043 A JP62293043 A JP 62293043A JP 29304387 A JP29304387 A JP 29304387A JP S63288042 A JPS63288042 A JP S63288042A
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- JP
- Japan
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- layer
- polycrystalline silicon
- silicon
- semiconductor device
- manufacturing
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体素子製造方法に関し、特に深溝分離構造
をもつ素子の製造方法に関する。
をもつ素子の製造方法に関する。
深溝分離構造は、シリコンウェハ上の素子分離に用いら
れている。従来の処理技術では、深溝シリコン壁をたと
えば熱酸化して深溝分離用酸化物を生成する際に、深溝
酸化物の極く近傍で実質的な欠陥密度を増大したり、実
質的な欠陥密度を招くという問題がしばしば発生した。
れている。従来の処理技術では、深溝シリコン壁をたと
えば熱酸化して深溝分離用酸化物を生成する際に、深溝
酸化物の極く近傍で実質的な欠陥密度を増大したり、実
質的な欠陥密度を招くという問題がしばしば発生した。
その結果、深溝に隣接する素子の漏洩電流が増加して素
子の性能上の信頼性や歩留りを損ねていた。
子の性能上の信頼性や歩留りを損ねていた。
本発明の目的は、上記問題点を解決し得る方法を提供す
るにある。
るにある。
本発明によると、単結晶シリコン材からなり薄い窒化物
被覆層を有する基板上にマスキング材の層を形成する工
程と、この複合体をエツチングして、シリコン基板内部
へ延びる深溝を形成する工程と、マスキング材を除去す
る工程と、露出した窒化物層と露出したシリコン深溝壁
の上に多結晶シリコンの層を被着する工程と、この多結
晶シリコン層を酸化する工程と、深溝に対して埋め込み
を行なう工程とを備えた半導体素子製造方法が提供され
る。
被覆層を有する基板上にマスキング材の層を形成する工
程と、この複合体をエツチングして、シリコン基板内部
へ延びる深溝を形成する工程と、マスキング材を除去す
る工程と、露出した窒化物層と露出したシリコン深溝壁
の上に多結晶シリコンの層を被着する工程と、この多結
晶シリコン層を酸化する工程と、深溝に対して埋め込み
を行なう工程とを備えた半導体素子製造方法が提供され
る。
上記方法においては、深溝壁酸化物を生成するに際して
多結晶シリコンの補助層を使用する。酸化時に、この補
助層は一時的な応力緩和層として働きシリコン基板材中
の応力を低減する。
多結晶シリコンの補助層を使用する。酸化時に、この補
助層は一時的な応力緩和層として働きシリコン基板材中
の応力を低減する。
深溝埋め込み材として多結晶シリコンを用いることがで
きる。この場合、シリコンと多結晶シリコンとの間の熱
膨張係数差が小さいので、熱サイクル時の応力発生は殆
んどない。
きる。この場合、シリコンと多結晶シリコンとの間の熱
膨張係数差が小さいので、熱サイクル時の応力発生は殆
んどない。
以下、実施例を用いて本発明の詳細な説明する。
本発明の方法の一実施例では、先ず、熱酸化によって単
結晶シリコン基板３の表面に薄い酸化層１（約３０ＯＡ
）を成長させる。次に、シリコン窒化物の薄い層５（
約５０００人）を薄い酸化物層１上に被着し、その上に
シリコン酸化物のマスキング材層７（約４０００人）を
被着する。この層７を設けるのは任意でよいが、本実施
例のように設ければ高エネルギ密度プラズマの使用が可
能となる。被着形成した酸化物層７の表面に、適当なレ
ジストをスピン法によって被着し、フォトリソグラフィ
法によってパターン化する。次に、この複合体をプラズ
マエツチングして深溝用マスクを形成してから、灰化法
によってレジストを除去する。（第１図参照）次に、上
記複合体を高エネルギ密度プラズマで乾式エツチングし
てシリコン基板３中に深溝９を形成する。続いて、被着
形成した酸化物層７を緩衝ぶつ化水素酸（ＨＦ）溶液の
エツチング液で除去する。
結晶シリコン基板３の表面に薄い酸化層１（約３０ＯＡ
）を成長させる。次に、シリコン窒化物の薄い層５（
約５０００人）を薄い酸化物層１上に被着し、その上に
シリコン酸化物のマスキング材層７（約４０００人）を
被着する。この層７を設けるのは任意でよいが、本実施
例のように設ければ高エネルギ密度プラズマの使用が可
能となる。被着形成した酸化物層７の表面に、適当なレ
ジストをスピン法によって被着し、フォトリソグラフィ
法によってパターン化する。次に、この複合体をプラズ
マエツチングして深溝用マスクを形成してから、灰化法
によってレジストを除去する。（第１図参照）次に、上
記複合体を高エネルギ密度プラズマで乾式エツチングし
てシリコン基板３中に深溝９を形成する。続いて、被着
形成した酸化物層７を緩衝ぶつ化水素酸（ＨＦ）溶液の
エツチング液で除去する。
さらに、湿式化学エツチングによって深溝９の露出シリ
コン面を少しだけ（約５０ＯＡ ）エツチングして、上
記乾式エツチング時に発生した表面傷を除去する。（第
２図参照）なお、この段階で薄い酸化物膜１２（約４０
ＯＡ ）を例えば９５０°Ｃの温度において成長させて
もよい。この薄膜を設ければ、シリコンと多結晶シリコ
ンとの間の界面に不純物がとり込まれることがなく、こ
れに伴う問題を回避できる。
コン面を少しだけ（約５０ＯＡ ）エツチングして、上
記乾式エツチング時に発生した表面傷を除去する。（第
２図参照）なお、この段階で薄い酸化物膜１２（約４０
ＯＡ ）を例えば９５０°Ｃの温度において成長させて
もよい。この薄膜を設ければ、シリコンと多結晶シリコ
ンとの間の界面に不純物がとり込まれることがなく、こ
れに伴う問題を回避できる。
次に本発明の方法の主要工程が遂行される。すなわち、
多結晶シリコン材の薄い補助層１１（約５００人）を被
着して深溝９の壁及び窒化物層５の露出面を覆う。（第
３図参照） 補助層を被着形成した後に該層１１を熱酸化する。この
工程は９５０〜１０５０°Ｃの範囲の温度で行なう。こ
の温度範囲以下だと酸化物の粘度が低下してしまい応力
緩和を達成できない。一方、この温度範囲以上だと、ド
ーパントの再分布の影響が容認できなくなる。また、こ
の工程を制御することによって、隣接するシリコン壁が
殆んど酸化しないようにしてドーパント再分布を抑制す
る。この処理工程において、層１１は膨張し、より低密
度の分離酸化物層１３（約１２００人）となる。
多結晶シリコン材の薄い補助層１１（約５００人）を被
着して深溝９の壁及び窒化物層５の露出面を覆う。（第
３図参照） 補助層を被着形成した後に該層１１を熱酸化する。この
工程は９５０〜１０５０°Ｃの範囲の温度で行なう。こ
の温度範囲以下だと酸化物の粘度が低下してしまい応力
緩和を達成できない。一方、この温度範囲以上だと、ド
ーパントの再分布の影響が容認できなくなる。また、こ
の工程を制御することによって、隣接するシリコン壁が
殆んど酸化しないようにしてドーパント再分布を抑制す
る。この処理工程において、層１１は膨張し、より低密
度の分離酸化物層１３（約１２００人）となる。
次に、多結晶シリコン材１５を被着することによって、
深溝９の埋め込みを行なう。（第４図参照）最後に、エ
ツチング終端点として用いられる酸化物層１３が検出さ
れる薫で、余分な多結晶シリコン材を背面エツチングす
る。窒化物層５上に残存する酸化物１３は緩衝ぶつ化水
素酸溶液で除去し、埋め込み多結晶シリコンの露出部を
酸化する。（第５図参照） 本発明の方法では、補助多結晶シリコンを用いるので次
の効果が得られる。
深溝９の埋め込みを行なう。（第４図参照）最後に、エ
ツチング終端点として用いられる酸化物層１３が検出さ
れる薫で、余分な多結晶シリコン材を背面エツチングす
る。窒化物層５上に残存する酸化物１３は緩衝ぶつ化水
素酸溶液で除去し、埋め込み多結晶シリコンの露出部を
酸化する。（第５図参照） 本発明の方法では、補助多結晶シリコンを用いるので次
の効果が得られる。
ｉ）湿式シリコンエツチングと多結晶シリコン層とによ
って深溝の角部分が丸められ、その結果、応力が低減さ
れて酸化中に発生する欠陥が少なくなる。
って深溝の角部分が丸められ、その結果、応力が低減さ
れて酸化中に発生する欠陥が少なくなる。
ｉｉ）酸化時に多結晶シリコンは一時的な応力緩和層の
働きをするので、単結晶シリコン内の応力が低減される
。
働きをするので、単結晶シリコン内の応力が低減される
。
市）酸化時に使われるのはわずか数１００オングストロ
ームのシリコンであるから、多結晶シリコン層が深溝の
幅をうめることがない。
ームのシリコンであるから、多結晶シリコン層が深溝の
幅をうめることがない。
ｉｖ） 多結晶シリコン層の酸化時に窒化物上に形成
される酸化物が、後に埋め込み多結晶シリコンを背面エ
ツチングする時に理想的なエツチング終端点として作用
する。
される酸化物が、後に埋め込み多結晶シリコンを背面エ
ツチングする時に理想的なエツチング終端点として作用
する。
本発明の低欠陥密度の深溝分離構造は、ＭＯ８素子やバ
イポーラ素子などを電気的に分離するのに用いることが
できる。さらに、深溝構造は集積回路のコンデンサとし
ても使用できる。このようなコンデンサはチップ面積対
容量の比を大きくとれるので実装密度が高められる。
イポーラ素子などを電気的に分離するのに用いることが
できる。さらに、深溝構造は集積回路のコンデンサとし
ても使用できる。このようなコンデンサはチップ面積対
容量の比を大きくとれるので実装密度が高められる。
第１図〜第５図は本発明の製造方法の各工程でのシリコ
ン素子を示す断面図である。 ３・・・単結晶シリコン基板、５・・・窒化物、７・・
・マスキング材、９・・・深溝、１１・・・多結晶シリ
コン層、１３・・・多結晶シリコン酸化層、１５・・・
埋め込み層。
ン素子を示す断面図である。 ３・・・単結晶シリコン基板、５・・・窒化物、７・・
・マスキング材、９・・・深溝、１１・・・多結晶シリ
コン層、１３・・・多結晶シリコン酸化層、１５・・・
埋め込み層。
Claims (5)
- （１）単結晶シリコン材からなり薄い窒化物被覆層を有
する基板上にマスキング材の層を形成する工程と、この
複合体をエッチングして、シリコン基板内部へ延びる深
溝を形成する工程と、マスキング材を除去する工程とを
有する半導体素子製造方法において、露出した窒化物層
と露出したシリコン深溝壁の上に多結晶シリコンの層を
被着する工程と、この多結晶シリコン層を酸化する工程
と、深溝に対して埋め込みを行なう工程とを備えたこと
を特徴とする半導体素子製造方法。 - （２）特許請求の範囲第１項において、マスキング材は
被着酸化物であることを特徴とする半導体素子製造方法
。 - （３）特許請求の範囲第１項または第２項において、多
結晶シリコンの被着に先立つて、シリコン深溝を覆う薄
い酸化物層を成長させることを特徴とする半導体素子製
造方法。 - （４）特許請求の範囲第１項、第２項または第３項にお
いて、多結晶シリコン材を用いて深溝を埋め込むことを
特徴とする半導体素子製造方法。 - （５）特許請求の範囲第１項において、埋め込み用多結
晶シリコン材を窒化物のレベルまで背面削除し、該埋め
込み用多結晶シリコン材の表面を酸化することを特徴と
する半導体素子製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8627666 | 1986-11-19 | ||
| GB08627666A GB2200794A (en) | 1986-11-19 | 1986-11-19 | Semiconductor device manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63288042A true JPS63288042A (ja) | 1988-11-25 |
Family
ID=10607593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62293043A Pending JPS63288042A (ja) | 1986-11-19 | 1987-11-19 | 半導体素子製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0278159A3 (ja) |
| JP (1) | JPS63288042A (ja) |
| GB (1) | GB2200794A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314844A (ja) * | 1987-06-18 | 1988-12-22 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03129854A (ja) * | 1989-10-16 | 1991-06-03 | Toshiba Corp | 半導体装置の製造方法 |
| JP2597022B2 (ja) * | 1990-02-23 | 1997-04-02 | シャープ株式会社 | 素子分離領域の形成方法 |
| US5776808A (en) * | 1996-12-26 | 1998-07-07 | Siemens Aktiengesellschaft | Pad stack with a poly SI etch stop for TEOS mask removal with RIE |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4255207A (en) * | 1979-04-09 | 1981-03-10 | Harris Corporation | Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation |
| JPS5844735A (ja) * | 1981-09-11 | 1983-03-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59135743A (ja) * | 1983-01-24 | 1984-08-04 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6083346A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体集積回路装置 |
| US4621414A (en) * | 1985-03-04 | 1986-11-11 | Advanced Micro Devices, Inc. | Method of making an isolation slot for integrated circuit structure |
| US4671970A (en) * | 1986-02-05 | 1987-06-09 | Ncr Corporation | Trench filling and planarization process |
| US4666556A (en) * | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
-
1986
- 1986-11-19 GB GB08627666A patent/GB2200794A/en not_active Withdrawn
-
1987
- 1987-11-13 EP EP87310070A patent/EP0278159A3/en not_active Withdrawn
- 1987-11-19 JP JP62293043A patent/JPS63288042A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0278159A3 (en) | 1990-03-14 |
| EP0278159A2 (en) | 1988-08-17 |
| GB2200794A (en) | 1988-08-10 |
| GB8627666D0 (en) | 1986-12-17 |
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