JPH0119285B2

JPH0119285B2 -

Info

Publication number: JPH0119285B2
Application number: JP55183905A
Authority: JP
Inventors: Kunio Seki; Ritsuji Takeshita
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-12-26
Filing date: 1980-12-26
Publication date: 1989-04-11
Also published as: JPS57109409A

Description

【発明の詳細な説明】この発明は、低周波電力増幅回路に関する。

低周波電力増幅回路における出力トランジスタ
のASO（安全動作領域）保護回路として、第１図
に示すような回路が、この発明に先立つて提案さ
れた。この回路は、初段増幅回路１と、この増幅
出力がベースに印加された増幅トランジスタQ₁₉
と、そのコレクタに設けられた定電流負荷トラン
ジスタQ₁₆とで構成されたＡ級電圧増幅回路と、
この電圧増幅出力が入力に印加された準コンプリ
メンタリＢ級プツシユプル出力回路とを含む低周
波電力増幅回路において、上記Ｂ級プツシユプル
出力回路を構成する電源電圧側の出力トランジス
タQ₂₈のASOを検出して、上記定電流トランジス
タQ₁₆を強制的にオフさせてバイアス電流を遮断
することにより、電源電圧側のプツシユプルトラ
ンジスタQ₂₇，Q₂₈をオフとする保護動作が行な
われる。すなわち、上記定電流トランジスタQ₁₆
は、ダイオード形態のトランジスタQ₁₅とともに
電流ミラー回路を構成し、定電流トランジスタ
Q₈で形成された定電流を流すものである。そし
て、この定電流トランジスタQ₈のベースには、
抵抗R₁₃と、トランジスタQ₆，Q₇で構成された定
電圧発生回路におけるトランジスタQ₇のベース，
エミツタ間定電圧が印加されており、これらのト
ランジスタQ₇，Q₈を強制的にオフさせるトラン
ジスタQ₂のオンにより、上記定電流の遮断動作
がなされる。このトランジスタQ₂は、ASO検出
回路２の出力が入力に印加されるスイツチ制御回
路３によつて制御され、ASO検出回路２には、
出力トランジスタQ₂₈のコレクタ電流を電圧信号
に変換する抵抗R₃₅の電圧降下と、トランジスタ
Q₂₈のコレクタ、エミツタ間電圧が入力され、
ASO検出動作がなされる。

なお、ダイオード（ダイオード形態のトランジ
スタを含む、以下同じ）Q₂₃〜Q₂₅は、ダーリン
トン形態の駆動トランジスタQ₂₇，Q₂₈及びイン
バーテイツドダーリントン形態の駆動トランジス
タQ₂₁，Q₂₆のクロスオーバー歪低減のためのバ
イアス電圧を形成するものであり、出力端子
OUTの出力信号は、抵抗R₂₂，R₂₀の抵抗比によ
り、段増幅回路１に負帰還され、電圧利得が設定
される。コンデンサC₁₀₁は、交流接地用のコンデ
ンサであり、直流電圧は100％帰還される。

上記ASO保護回路にあつては、保護動作時に
次のような問題点があることが、この出願に係る
発明者の研究によつて明らかとされた。

第５図には、第１図に示された回路中の電流ミ
ラー回路を構成する定電流トランジスタQ₁₅をモ
ノリシツク半導体集積回路に形成した場合の断面
図が示されている。第５図において、Ｐ―subは
導電型がＰ型である半導体基体であり、その基体
は基準電位に接続されている。１１，１１′は上
記半導体基体に互いに離間して形成された導電型
がＮ型である島領域であり、上記島領域１１はト
ランジスタQ₁₅のベース領域である。上記島領域
１１内には、導電型がＰ型であるエミツタ領域１
２とコレクタ領域１３が互いに離間して形成され
ている。すなわち、上記定電流トランジスタQ₁₅
はラテラル構造（横型構造）で構成されている。

上記定電流トランジスタQ₁₅のエミツタ電極Ｅ
は電源電圧Vccに接続され、ベース電極Ｂとコレ
クタ電極Ｃは共通に接続され、トランジスタQ₁₆
のベースに接続されている。

上記定電流トランジスタQ₁₅には、一点鎖線で
示すように、定電流トランジスタQ₁₅のエミツタ
領域１２をエミツタとし、上記島領域１１をベー
スとし、上記半導体基体Ｐ―subをコレクタとす
る寄生トランジスタQpが存在する。尚、寄生ト
ランジスタQpのベースに少数キヤリアが注入さ
れる点Ｘと定電流トランジスタQ₁₅のベース電極
との間には抵抗Rpが存在する。

今、上記トランジスタQ₂のオンによるASO保
護動作中に、上記島領域１１と半導体基体Ｐ―
subとの間のPN接合を介して半導体基体Ｐ―sub
から島領域１１に少数キヤリア（ホール）の注入
がなされた場合、上記寄生トランジスタが動作
し、定電流トランジスタのエミツタ領域１２から
島領域１１へ電流ipが、また、上記島領域１１を
介して上記エミツタ領域１１から半導体基体Ｐ―
subにhfeQp・ipの電流が流れる。なお、hfeQpは
寄生トランジスタQpの電流増幅率を示す。

上記hfeQpの電流が流れることによつて、次式
１）式で示すような微少な電圧ΔV_BEQpが寄生ト
ランジスタQpのベース、すなわちＸ点に生ずる。

ΔV_BEQp＝K_T／ｑlnIeQp／IsQp …１）上記１）式において、Ｋはボルツマン定数、Ｔ
は温度、ｑは電荷、IsQpは寄生トランジスタQp
の逆方向飽和電流、IeQpは寄生トランジスタQp
のエミツタ電流を示す。

定電流トランジスタQ₁₅のベース、コレクタ電
極は、ASO保護動作中にはバイアス供給がなさ
れていないので、上記寄生トランジスタQpのベ
ースに生ずる電圧ΔV_BEQpが上記抵抗Rpを介して
印加される。

これにより、定電流トランジスタQ₁₅には次式
２）で示すようなベース電流が流れる。

I_BQ₁₅＝IsQ₁₅exp（ｑ／K_TΔV_BEQp）／hfeQ₁₅ …２）上記２）式において、IsQ₁₅は定電流トランジ
スタQ₁₅の逆方向飽和電流、hfeQ₁₅は定電流トラ
ンジスタQ₁₅の電流増幅率を示す。

トランジスタQ₁₆のベースは、定電流トランジ
スタQ₁₅のベース電極に接続されているので、定
電流トランジスタQ₁₅のベース電流と同じ電流が
流れることになる。

尚、上記寄生トランジスタQpが動作すること
によつて流れる寄生トランジスタQpのエミツタ
電流は、寄生トランジスタQpの電流増幅率
hfeQpが極めて小さいので、（実際には１に近い）
そのベースに取り出される電圧ΔV_BEQpもその値
は微少である。

しかし、上記定電流トランジスタQ₁₅、トラン
ジスタQ₁₆の電流増幅率は寄生トランジスタQpの
それに比べて極めて大きいので、（実際には100を
越える）、その各コレクタに流れる電流（リーク
電流）は大きなものとなる。次式３）式にはトラ
ンジスタQ₁₆のコレクタに流れる電流を示してい
る。

icQ₁₆＝I_BQ16×hfe_Q16 ＝IsQ₁₆exp（ｑ／K_TΔV_BEQp） …３）上記トランジスタQ₁₆のコレクタに流れるリー
ク電流がさらに次段のトランジスタQ₂₇，Q₂₈を
通して高電流増幅率の下に増幅されて、出力トラ
ンジスタQ₂₈のコレクタに比較的大きな電流が流
れる。これにより、十分な保護動作が行なえなく
なるものである。

特にモノリシツクIC（半導体集積回路）で構成
された低周波電力増幅回路（いわゆるパワーIC）
にあつてはpn接合を利用して素子分離がなされ
るため、上記リーク電流を零に抑えることが極め
て困難であるとともに、そのバラツキも大きいた
め、製品歩留を悪化させる原因となつている。

この発明の目的は、出力トランジスタの破壊を
確実に防止することができる保護回路を備えた低
周波電力増幅回路を提供することにある。

本願発明の基本的な構成は、エミツタ電極が電
源電圧Vccに接続され、コレクタ電極とベース電
極が共通に接続され、第１導電型を有する半導体
基体内に形成され、かつ半導体基体とは逆の導電
型を有する第１の半導体領域をベース領域とし、
上記第１の半導体領域内に互いに離間して形成さ
れ、上記半導体基体と同一の導電型を有する第２
の半導体領域、第３の半導体領域をそれぞれエミ
ツタ領域、コレクタ領域とする定電流トランジス
タQ₁₅であつて、かつ上記第２の半導体領域をエ
ミツタとし、上記第１の半導体領域をベースと
し、上記半導体基体をコレクタとする寄生トラン
ジスタQpと、上記定電流トランジスタのベース
電極と上記寄生トランジスタQpのベースとの間
に抵抗Rpが存在する定電流トランジスタQ₁₅を負
荷とするＡ級電圧増幅回路と、この増幅出力信号
が入力に印加されたＢ級プツシユプル出力回路
と、出力トランジスタASO検出信号及びサージ
電圧検出信号により上記定電流トランジスタQ₁₅
のベース、コレクタへの入力定電流が遮断される
保護回路を含む低周波電力増幅回路において、上
記定電流トランジスタQ₁₅のベース電極とエミツ
タ電極との間に抵抗R₄₈を接続し、入力定電流遮
断における上記抵抗R₄₈の両端に発生する電圧降
下V_R48が、 V_R48＝ΔV_BEQp／Rp＋R₄₈×R₄₈ （ここで、ΔV_BEQpは寄生トランジスタのベー
ス・エミツタ間電圧を示す。）で決定されるようにしたことを特徴とするもので
ある。

以下、この発明を実施例とともに詳細に説明す
る。

第２図は、この発明の基本的一実施例を示す回
路図である。

この回路は、前記説明したと同様の初段増幅回
路１と、この増幅出力がベースに印加された増幅
トランジスタQ₁₉と、そのコレクタにバイアス回
路を構成するダイオードQ₂₃〜Q₂₅を介して設け
られた定電流負荷トランジスタQ₁₆とで構成され
たＡ級電圧増幅回路と、この電圧増幅出力が入力
に印加された準コンプリメンタリＢ級プツシユプ
ル出力回路とを含む低周波電力増幅回路における
保護回路として、この実施例では、前記同様にＢ
級プツシユプル出力回路を構成する電源電圧側の
出力トランジスタQ₂₈のASOを検出して、上記定
電流トランジスタQ₁₆を強制的にオフさせてバイ
アス電流を遮断することにより、電源電圧側のプ
ツシユプルトランジスタQ₂₇，Q₂₈をオフとする
ことの他に、上記出力トランジスタQ₂₈のベース
と基準電位（OV）端子との間に、上記ASO検出
信号に制御されるスイツチングトランジスタQ₃₂
が設けられる。

すなわち、上記バイアス電流の遮断による保護
回路は、前記同様に、上記定電流トランジスタ
Q₁₆は、ダイオード形態のトランジスタQ₁₅とと
もに電流ミラー回路を構成し、定電流トランジス
タQ₈で形成された定電流を流すものである。そ
して、この定電流トランジスタQ₈のベースには、
抵抗R₁₃と、トランジスタQ₆，Q₇で構成された定
電圧発生回路におけるトランジスタQ₇のベース、
エミツタ間電圧が印加されており、これらのトラ
ンジスタQ₇，Q₈のベース、エミツタ間に設けら
れたトランジスタQ₂のオンにより、上記トラン
ジスタQ₇，Q₈が強制的にオフさせられるため、
上記定電流の遮断動作がなされる。

上記トランジスタQ₂は、ASO検出回路２の出
力が入力に印加されるスイツチ制御回路３によつ
て制御される。ASO検出回路２には、出力トラ
ンジスタQ₂₈のコレクタ電流を電圧信号に変換す
る抵抗R₃₅の電圧降下と、トランジスタQ₂₈のコ
レクタ、エミツタ間電圧が入力に印加され、
ASO検出動作がなされる。

そして、上記スイツチングトランジスタQ₃₂は
上記トランジスタQ₂と共通にスイツチ制御回路
を通したASO検出信号によつて制御されるもの
である。

この実施例では、トランジスタQ₂のオンによ
る前記同様な保護動作中に、リーク電流があつて
も、同様に動作するトランジスタQ₃₂のオンによ
りトランジスタQ₂₇を通して流れる増幅されたリ
ーク電流を吸い込み、出力トランジスタQ₂₈を完
全にオフとするものであるため、確実なASO保
護動作がなされる。したがつて、このトランジス
タQ₃₂の吸い込み電流能力を十分大きく設定すれ
ば、トランジスタQ₂を省略するものであつても、
上記同様に確実な保護動作を実現することができ
る。

なお、この実施例のように、二つのトランジス
タQ₂，Q₃₂での保護回路を構成した場合には、サ
イズの小さなトランジスタを利用できるとともに
保護動作中での消費電流を小さくできるという利
点がある。

また、この実施例では、ASO保護動作が、ト
ランジスタQ₁₅，Q₁₆及びトランジスタQ₂₇をオフ
とするとともに、出力トランジスタQ₂₈が逆にバ
イアス状態でオフされることにより、トランジス
タQ₂₈のコレクタ、エミツタ間耐圧が、ベースを
開放した状態（トランジスタQ₃₂がない場合）に
比べて高耐化されることに着目し、電源サージ電
圧検出回路４でトランジスタQ₂，Q₃₂を制御する
ことにより、電源サージ保護回路と共用できると
いう利点も有する。

なお、この実施例では、前記同様に低周波電力
増幅回路における電圧利得を設定するため、出力
端子OUTと、初段増幅回路１の反転入力端子と
の間に抵抗R₂₀，R₂₂とコンデンサO₁₀₁で構成され
た帰還回路が設けられている。

第３図は、この発明の他の基本的一実施例を示
す回路図である。

この実施例では、前記第１図、又は第２図の実
施例で説明したトランジスタQ₂によるASO保護
回路を有する低周波電力増幅回路において、トラ
ンジスタQ₂のオンによるASO保護動作中でのト
ランジスタQ₁₆に流れるリーク電流を防止するた
め、トランジスタQ₁₅，Q₁₆の共通接続されたベ
ース、エミツタ間に高抵抗R₄₈が設けられる。

第６図には、第３図に示された回路中の電流ミ
ラー回路を構成する電流トランジスタQ₁₅をモノ
リシツク半導体集積回路に形成した場合の断面図
が示されている。

第６図においては、定電流トランジスタQ₁₅の
ベース電極（コレクタ電極）と電源電圧Vccとの
間に抵抗R₄₈を接続した点が第５図に図面と相違
するのみなので、第５図の図面と重複する部分の
説明は省略する。

第６図において、今、寄生トランジスタQpが
動作すると、そのベース、すなわちＸ点に上記
１）式で示したような電圧ΔV_BEQpが発生する。
寄生トランジスタQ₁₅のベース電極（コレクタ電
極）と電源電圧Vccとの間に抵抗R₄₈が接続され
ているので、抵抗R₄₈と抵抗Rpとによつて形成さ
れた直列抵抗の両端に、上記ΔV_BEQpの電位が発
生することになる。なお、ixはこの直列抵抗に流
れる電流である。

したがつて、定電流トランジスタQ₁₅のベース
電極とエミツタ電極との間に生ずる電位差は、下
記４）式で表わすことができる。

ΔV_BEQ₁₅＝ix.R₄₈＝ΔV_BEQp／R₄₈＋Rp×R₄₈ …４）上記４）式において、R₄₈≪Rpとすれば、
ΔV_BEQ₁₅はΔV_BEQpに比べて十分に小さな値に押
えられることは言うまでもない。

上記定電流トランジスタQ₁₅のベース電極に発
生する電圧がトランジスタQ₁₆のベースにも印加
されているので、トランジスタQ₁₆のベース・エ
ミツタ間電圧に生ずる電位差も上記４）式と同様
の電位差をもつことになる。

したがつて、定電流トランジスタQ₁₅のコレク
タ及びトランジスタQ₁₆のコレクタに流れるリー
ク電流も、R₄₈／R₄₈＋Rpだけ低減される。

なお、上記抵抗R₄₈の値はRpに比較して十分に
小さいことが望ましいが、トランジスタQ₈の入
力定電流を受けて、定電流トランジスタQ₁₅のオ
ンを早めるためにはある程度高抵抗であることも
必要なので、両者の兼ね合いでその値が設定され
る。

このことから、上記トランジスタQ₁₆のコレク
タに生ずるリーク電流が極めて小さく押えられる
ので、次段のトランジスタQ₂₇，Q₂₈で増幅され
るリーク電流も小さい。よつて、ASO保護動作
に支障をきたす事態が排除される。この実施例で
は、単に抵抗R₄₈を付加するものであるので、極
めて簡単に確実なASO保護動作を実現すること
ができる。

なお、より確実な保護動作を図るため、第２図
の実施例によるトランジスタQ₃₂をも付加するも
のとしてもよい。この場合には、比較的大きなリ
ーク電流に対して抵抗₄₈の挿入によりトランジス
タQ₁₆のリーク電流が軽減されるため、トランジ
スタQ₃₂のサイズの小型化を図ることができる。

第４図には、この発明の具体的一実施例回路が
示されており、同図において点線で囲まれた部分
ICに構成される回路素子は、周知の半導体製造
方法によつて、１チツプのシリコン基板上に形成
され、丸で囲まれた数字は、端子番号を示すもの
である。

初段増幅回路１は、入力電圧信号を電流信号に
変換するものであり、エミツタに定電流トランジ
スタQ₁₂と、レベルシフト用のダイオード形態の
トランジスタQ₁₁が直列に設けられ、ベースに２
番端子からの入力信号が印加されたトランジスタ
Q₁₀と、レベルシフトトランジスタQ₁₁を介した
トランジスタQ₁₀のエミツタ出力電圧がベースに
印加された増幅トランジスタQ₁₄と、このトラン
ジスタQ₁₄のコレクタに設けられた定電流負荷ト
ランジスタQ₁₃とで構成される。

なお、トランジスタQ₁₄のエミツタには、前記
利得設定のための抵抗R₂₀と定電流トランジスタ
Q₉が設けられており、抵抗R₂₀とトランジスタQ₉
のコレクタとの接続点は、４番端子を介して交流
的接地のためのコンデンサC₁₀₁が設けられる。

また、トランジスタQ₁₄のエミツタは、初段増
幅回路１の反転入力端子として、抵抗R₂₂を介し
て出力直流電圧100％帰還され、抵抗R₂₂とR₂₀と
で分圧された交流信号が帰還され、低周波電力増
幅回路としての電圧利得が設定される。

さらに、ツエナーダイオードZDと抵抗R₅とで
形成された定電圧がトランジスタQ₃のベース、
エミツタを介して、初段増幅回路１の電源電圧と
して使用される。

また、このトランジスタQ₃のエミツタにおけ
る定電圧を基準とし、抵抗R₆とトランジスタQ₄
のベース、エミツタ間電圧から抵抗R₇における
電圧降下を差し引いた低定電圧が、定電流トラン
ジスタQ₁₂，Q₁₃のベースに印加されている。

また、上記抵抗R₆〜R₉等で分圧された抵抗R₉
における定電圧がベースに印加されたトランジス
タQ₅は、サーマルシヤツトダウン用の検出トラ
ンジスタを構成する。

増幅トランジスタQ₁₄のコレクタ電流出力信号
は、増幅トランジスタQ₁₈のベースに印加され
る。

このトランジスタQ₁₈は、トランジスタQ₁₉と
ダーリントン形態に接続され、Ａ級電圧増幅回路
の増幅トランジスタを構成する。この増幅トラン
ジスタの入出力間、言い換えれば、トランジスタ
Q₁₈のベースと、トランジスタQ₁₉のコレクタ間
には、位相補償用のコンデンサC₁が設けられて
いる。そして、トランジスタQ₁₉のコレクタに
は、バイアス回路を構成するダイオード形態のト
ランジスタQ₂₀を介して、前記同様の定電流負荷
トランジスタQ₁₆が設けられ、トランジスタQ₁₈
のコレクタは、この負荷トランジスタQ₁₆コレク
タに接続される。

上記定電流負荷トランジスタQ₁₆は、ダイオー
ド形態のトランジスタQ₁₅とともに電流ミラー回
路を構成し、定電流トランジスタQ₈で形成され
た定電流が入力電流としてトランジスタQ₁₅に流
れる。この定電流トランジスタQ₈のベースには、
前記同様の抵抗R₁₃と直列に接続された抵抗R₁₁，
R₁₂とトランジスタQ₇，Q₆で構成された定電圧発
生回路におけるトランジスタQ₇のベース、エミ
ツタ間定電圧に基づいて直列抵抗R₁₅，R₁₆で形
成された定電圧が、抵抗R₁₇を介して印加され
る。

このＡ級電圧増幅回路のトランジスタQ₁₉のコ
レクタ出力電圧は、発振防止のための抵抗R₂₄を
介して、負の半波出力を形成するインバーテイツ
ドダーリントン形態の駆動トランジスタQ₂₁のベ
ースに印加され、そのコレクタ出力で出力トラン
ジスタQ₂₆が駆動される。

一方、レベルシフト用トランジスタQ₂₀を介し
たトランジスタQ₁₉のコレクタ出力電圧は、正の
半波出力を形成するダーリントン形態の駆動トラ
ンジスタQ₂₇のベースに、上記同様の発振防止用
抵抗R₂₅を介して印加され、そのエミツタ出力で
出力トランジスタQ₂₈が駆動される。

そして、上記トランジスタQ₂₁のエミツタには
抵抗R₂₆と、トランジスタQ₂₂のベース、エミツ
タ及び抵抗R₂₇を介してバイアス回路の一端に接
続される。このバイアス回路は、ベース、エミツ
タ間に抵抗R₄₀が設けられ、ベース，コレクタ間
にダイオード（ダイオード形態のトランジスタを
含む）Q₂₄，Q₂₅が設けられた定電圧回路で構成
され、他端は出力端子に接続される。この出力端
子には、出力トランジスタQ₂₈のエミツタと出力
トランジスタQ₂₆のコレクタとが共通の接続され
て、６番端子から出力信号を得る。

上記バイアス回路を構成するトランジスタQ₂₃
のコレクタ接続点には、上記トランジスタQ₁₅，
Q₁₆とともに電流ミラー回路を構成する定電流ト
ランジスタQ₁₇からのバイアス電流が供給され
る。

また、トランジスタQ₂₂のコレクタは、ブート
ストラツプ電源電圧である７番端子に接続され
る。

このブートストラツプ電源電圧は、電流ミラー
回路を構成するトランジスタQ₁₅〜Q₁₇及び駆動
トランジスタQ₂₇の電源電圧として用いられる。

なお、この実施例では、過入力信号時で電源電
圧側のクリツプ波形をソフトクリツプ波形とする
ため、駆動トランジスタQ₂₇のエミツタと、Ａ級
電圧増幅回路の入力であるトランジスタQ₁₈のベ
ース間に、トランジスタQ₂₉が設けられる。

このトランジスタQ₂₉のベースには、抵抗R₁₁
〜R₁₃等で分圧された所定の電圧が印加され、こ
の電圧を越える駆動トランジスタQ₂₇のエミツタ
電圧によつてオンし、Ａ級圧力増幅回路の利得を
下げることにより、出力波形をソフトクリツプ状
として、高周波の発生を防止している。

ASO検出回路２は、正の半波出力を形成する
出力トランジスタQ₂₈のコレクタに設けられたコ
レクタ電流を電圧信号に変換する抵抗R₃₅の両端
の電圧がそれぞれエミツタに印加され、ベースが
共通接続されたトランジスタQ₃₀，Q₃₁と、一方
のトランジスタQ₃₁のコレクタに設けられた定電
流トランジスタQ₃₃と、他方のトランジスタQ₃₀
の共通接続されたベース、コレクタと、出力端子
との間に設けられた抵抗R₃₆とで構成される。

この回路では、トランジスタQ₃₁のコレクタ電
流は、トランジスタQ₃₀，Q₃₁のエミツタ電圧差、
換言すれば、トランジスタQ₂₈のコレクタ電流と
トランジスタQ₂₈のコレクタ、エミツタ間電圧と
の積に比例した電流が流れるものであり、トラン
ジスタQ₃₃で形成されたASO検出基準電流を越え
るとき、スイツチ制御回路３を起動する。

スイツチ制御回路３は、差動トランジスタ
Q₃₇，Q₃₈を利用したシユミツト回路が用いられ
る。

すなわち、抵抗R₁₁〜R₁₃等で分圧された電源
電圧がベースに印加されたトランジスタQ₃₆のエ
ミツタ電圧が、さらに、抵抗R₃₉，R₄₁，R₄₂等で
分圧されて、一方の差動トランジスタQ₃₇のベー
スに印加されている。

そして、他方の差動トランジスタQ₃₈のベース
は、一方の差動トランジスタQ₃₇のコレクタに接
続されている。また、このトランジスタQ₃₈のコ
レクタには、マルチコレクタ構造のトランジスタ
Q₃₉と、トランジスタQ₃₅とで構成された電流ミ
ラー回路が抵抗R₄₄を介して設けられ、トランジ
スタQ₃₅のコレクタ電流が入力側であるトランジ
スタQ₃₆のベースに帰還されている。

したがつて、ASO内での出力トランジスタQ₂₈
の動作に対しては、トランジスタQ₃₆のベースと
基準電圧との間に設けられ、ASO検出電流で制
御されるトランジスタQ₃₄がオフするため、トラ
ンジスタQ₃₆，Q₃₇がオンし、トランジスタQ₃₈が
オフ状態でシユミツト回路は安定している。

そして、ASO検出電流がトランジスタQ₃₄のベ
ースに流れると、トランジスタQ₃₄がオンして上
記シユミツト回路を反転させる。したがつてトラ
ンジスタQ₃₈がオンして、トランジスタQ₃₉をオ
ンさせるため、そのコレクタ電流によつて、前記
同様に定電流トランジスタQ₈をオフさせるとこ
ろのトランジスタQ₂がオンとなるとともに、出
力トランジスタQ₂₈を逆バイアスさせるところの
トランジスタQ₃₂がオンして、ASOの保護動作な
される。

なお、ASO保護動作の解除は、トランジスタ
Q₃₅から、１番端子に接続されたコンデンサC₁₀₀
へのチヤージアツプ時間を待つて行なわれる。ま
た電源波入時では、コンデンサC₁₀₀のチヤージア
ツプ時間だけシユミツト回路は反転し、トランジ
スタQ₃₉の一つのコレクタ出力により、初段増幅
回路１の反転入力をハイレベルとして、バイアス
系が不安定状態での出力中点電圧が異常に立ち上
るのを防止している。

なお、トランジスタQ₄₀によつてダイオード形
態とされたトランジスタQ₄₁と抵抗R₄₇は、定電
圧発生回路を構成し、トランジスタQ₄₁における
ベース、エミツタ間定電圧が、ASO検出定電流
を形成するトランジスタQ₃₅のベースに印加され
ている。

電源サージ電圧検出回路４は、ベースにツエナ
ーダイオードZDで形成された定電圧が印加され、
エミツタに電源電圧Vccが抵抗R₁，R₂で分圧さ
れた電圧が印加されたトランジスタQ₁で構成さ
れ、抵抗R₃での検出電圧が上記保護トランジス
タQ₂，Q₃₂のベースに共通に印加され、サージ保
護動作がなされる。

また、サーマルシヤツトダウン検出トランジス
タQ₅は、温度上昇によるベース，エミツタ間し
きい値電圧の低下によつてオンし、定電流トラン
ジスタQ₈をオフさせることにより、出力トラン
ジスタの熱破壊を防止する。

さらに、この実施例では、ASO保護、サージ
保護動作中のトランジスタQ₁₅，Q₁₆のリーク電
流を軽減するための前記同様な抵抗R₄₈が設けら
れている。この抵抗R₄₈は、トランジスタQ₁₅〜
Q₁₇のベース、エミツタ間を抵抗短絡するもので
あるので、サージ保護のためのトランジスタQ₁₅
〜Q₁₇の耐圧向上に寄与するものである。

なお、８番端子は、電源電圧Vccが印加され、
７番端子と、出力端子である６番端子との間には
ブートフトラツプコンデンサC₁₀₂が設けられてい
る。コンデンサC₁₀₃は、出力コンデンサであり、
コンデンサC₁₀₄は、電源リツプル除去用のコンデ
ンサである。

この実施例回路のように、モノリシツクICで
構成された低周波電力増幅回路では、前述のよう
に、ASO又はサージ保護動作中のリーク電流が
生じ易いため、この発明の適用によつて確実な保
護動作を実現することができる。

この発明は、前記実施例に限定されず、低周波
電力増幅回路を構成する初段増幅回路、Ａ級電圧
増幅回路及びＢ級プツシユプル出力回路、並びに
これらの付属的回路は、前述のような各機能を有
するものであれば、種々の回路変形を行なうこと
ができる。

【図面の簡単な説明】

第１図は、この発明に先立つて提案された低周
波電力増幅回路の一例を示す回路図、第２図、第
３図は、それぞれこの発明の基本的一実施例を示
す回路図、第４図は、この発明の具体的一実施例
を示す回路図、第５図は、第１図に示された回路
中の定電流トランジスタQ₁₅をモノリシツク半導
体集積回路に形成した場合の断面図を示し、第６
図は、第３図に示された回路中の定電流トランジ
スタQ₁₅をモノリシツク半導体集積回路に形成し
た場合の断面図を示す。１…初段増幅回路、２…ASO検出回路、３…
スイツチ制御回路、４…サージ電圧検出回路。

Claims

【特許請求の範囲】１エミツタ電極が電源電圧Vccに接続され、コ
レクタ電極とベース電極が共通に接続され、第１
導電型を有する半導体基体内に形成され、かつ半
導体基体とは逆の導電型を有する第１の半導体領
域をベース領域とし、上記第１の半導体領域内
に、互いに離間して形成され、上記半導体基体と
同一の導電型を有する第２の半導体領域、第３の
半導体領域をそれぞれエミツタ領域、コレクタ領
域とする定電流トランジスタQ₁₅であつて、かつ
上記第２の半導体領域をエミツタとし、上記第１
の半導体領域をベースとし、上記半導体基体をコ
レクタとする寄生トランジスタQpと、上記定電
流トランジスタのベース電極と上記寄生トランジ
スタQpのベースとの間に抵抗Rpが存在する定電
流トランジスタQ₁₅を負荷とするＡ級電圧増幅回
路と、この増幅出力信号が入力に印加されたＢ級
プツシユプル出力回路と、出力トランジスタ
ASO検出信号及び又はサージ電圧検出信号によ
り上記定電流トランジスタQ₁₅のベース、コレク
タへの入力定電流が遮断される保護回路を含む低
周波電力増幅回路において、上記定電流トランジ
スタQ₁₅のベース電極とエミツタ電極との間に抵
抗R₄₈を接続し、入力定電流遮断における上記抵
抗R₄₈の両端に発生する電圧降下V_R48が、 V_R48＝ΔV_BEQp／Rp＋R₄₈×R₄₈ （ここで、ΔV_BEQpは寄生トランジスタのベー
ス・エミツタ間電圧を示す。）で決定されるようにしたことを特徴とする低周波
電力増幅回路。２ ASO検出信号及びサージ電圧検出信号によ
り制御されるトランジスタが出力トランジスタの
ベースと基準電位端子間に設けられるものである
ことを特徴とする特許請求の範囲第１項記載の低
周波電力増幅回路。