JPH04190440A - アドレス変換制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アドレス変換制御方式に関し、特に、主記憶
領域の内容情報の一部の写しを格納するバッファ記憶を
有する情報処理装置において、アドレス変換処理に費や
す実効的な処理時間を短縮したアドレス変換制御方式に
関するものである。

〔従来の技術〕

従来、情報処理システムにおいては、処理を高速かつ効
率よく進めるために、アドレス変換バッファおよびバッ
ファ記憶を並用する構成とすることが行なわれている。

アドレス変換バッファには。

例えば、特公昭５７−２５９２０号公報に示されるよう
に、論理アドレス、当該アドレスに対応する絶対アドレ
ス、および当該絶対アドレスにより示される主記憶領域
のキー情報が格納されるキー情報格納型アドレス変換バ
ッファが用いられる。

ここでのキー情報は、主記憶領域の情報の記憶保護など
のために附与される情報であり、キー情報を参照して、
アドレス変換された絶対アドレスの内容情報の有効／無
効を早期に判定できる。

このようなキー情報格納型アドレス変換バッファを備え
、バッファ記憶を有する情報処理システムにおいて、当
該アドレス変換バッファに処理に当って必要とするアド
レス変換情報が格納されていない場合の処理は、次のよ
うに行なわれる。

まず、アクセス要求元から送られた論理アドレスをアド
レス変換機構を用いて、絶対アドレスに変換する。次に
当該絶対アドレスを用いてキーストレージ等のキー情報
格納領域をアクセスし、当該絶対アドレスに対するキー
情報を読み出す。キー情報を転送し、アドレス変換情報
と対にしてアドレス変換バッファに格納する。と同時に
、アクセス要求の内容がデータフェッチを要求するもの
であれば、当該アドレス変換情報中の絶対アドレスを用
いて、バッファ記憶のアクセスを行う。その結果、バッ
ファ記憶に当該絶対アドレスによって示される主記憶装
置上の記憶内容情報が存在する場合には、バッファ記憶
から当該記憶内容情報を読み出し、逆に、バッファ記憶
に当該絶対アドレスによって示される記憶内容情報が存
在しない場合には、主記憶装置から当該記憶内容情報を
転送する処理（いわゆるブロック転送処理）を行って、
該記憶内容情報を得る。

〔発明が解決しようとする課題〕

ところで、キー情報格納型アドレス変換バッファにおけ
るアドレス変換では５上述したように。

アドレス変換バッファにキー情報を格納するため、アド
レス変換処理の１プロセスとして、キー情報をキースト
レージから転送するプロセスが必要となる。そのため、
アドレス変換処理時間が増加するという問題がある。

本発明の目的は、キー情報格納型アドレス変換バッファ
を使用し、尚かつ格別にハードウェア量を増加させるこ
となく、アドレス変換処理時間を短縮するアドレス変換
制御方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明のアドレス変換制御
方式は、論理アドレスを絶対アドレスに変換するアドレ
ス変換機構と、主記憶領域の所定の単位領域毎に附与さ
れたキー情報を格納するキーストレージと、論理アドレ
ス、当該論理アドレスに対応する絶対アドレス、および
当該絶対アドレスにより示される主記憶領域の情報に附
与するキー情報を格納するアドレス変換バッファと、主
記憶領域の記憶内容情報の一部の写しを格納するバッフ
ァ記憶と、該バッファ記憶に格納された内容情報の絶対
アドレスを格納するバクファアドレスアレイとを備えた
情報処理装置において、アドレス変換機構により論理ア
ドレスを絶対アドレスに変換した後、当該絶対アドレス
によりキーストレージをアクセスしてキー情報を読出し
アドレス変換バッファに格納するキー情報転送処理と、
当該絶対アドレスにより主記憶装置をアクセスしてバッ
ファ記憶に格納する記憶内容情報を読み出し転送するブ
ロック転送処理とを並列して行うことを特徴とする。

〔作用〕

このアドレス変換制御方式では、アドレス変換機構によ
り論理アドレスを絶対アドレスに変換後に、変換した絶
対アドレスを用いてキーストレージをアクセスしキー情
報を読出しアドレス変換バソファに格納するキー情報転
送処理を開始すると同時に、当該絶対アドレスの記憶内
容情報が既にバッファ記憶に存在するか否かにかかわら
ず、同じ絶対アドレスを用いて主記憶装置をアクセスし
バッファ記憶に格納する記憶内容情報を転送するブロッ
ク転送処理を開始する。そして、ブロック転送処理では
、当該絶対アドレスの記憶内容情報が既にバッファ記憶
に存在する場合には、ブロック転送した記憶内容情報を
無効化し、または、ブロック転送を中断して、バッファ
記憶への記憶内容情報の重複登録を防止する。

これにより、アクセス要求元から送られた論理アドレス
のアドレス変換情報がアドレス変換バッファに格納され
ていない場合には、アドレス変換を行い、アドレス変換
バッファにアドレス変換情報を登録する際のキー情報転
送処理と、バッファ記憶に主記憶の写しの一部を格納す
るブロック転送処理とが並列に行われ、実効的なアドレ
ス変換処理時間が短縮される。

〔実施例〕

以下１本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は、本発明の一実施例にかかるアドレス変換プロ
セスの流れを示す処理のブロック図であり、第２ａ図、
第２ｂ図、および第２ｃ図は、アドレス変換処理の各プ
ロセスの動作のタイムチャートである。

第１図において、１はアドレス変換機構、２はキースト
レージ、３はアドレス変換バッファ、４は主記憶装置、
５はバッファアドレスアレイ、６はバッファ記憶、７は
アドレス変換制御回路である。アドレス変換機構１は、
論理アドレス１１を所定の処理手順により（セグメント
テーブルおよびページテーブルの各々のテーブル検索処
理により）絶対アドレス１２に変換する機構である。ア
ドレス変換機構１によりアドレス変換が行なわれて、求
められた絶対アドレス１２は論理アドレス１１と共に対
にされ、アドレス変換情報としてアドレス変換バッファ
３に登録される。このとき、キー情報が当該絶対アドレ
ス１２からキーストレージ２をアクセスして読み出され
、アドレス変換情報の一部として同時にアドレス変換バ
ッファ３に格納される。

このようなアドレス変換は、アクセス要求を契機に行な
われるが、アクセス要求の内容をアクセス識別情報１３
からアドレス変換制御回路７が判定し、データフェッチ
要／データフエッチ不要に応じて、場合によって、変換
した絶対アドレス１２から主記憶装置４をアクセスして
、ブロック転送処理により記憶内容情報を読み出し、バ
ッファ記憶６に格納すると共に、格納した記憶内容情報
の絶対アドレス１２をバッファアドレスアレイ５に登録
する。

第１図に示したプロセスＡ、Ｂ、Ｃは、第２ａ図、第２
ｂ図、および第２ｃ図におけるプロセスＡ、Ｂ、Ｃにそ
れぞれ対応している。

プロセスＡは、論理アドレス１１をアドレス変換機構１
を用いて絶対アドレス１２に変換するプロセスであり、
プロセスＢは、プロセスＡで求めた絶対アドレス１２を
用いてキーストレージ２をアクセスし、読み出したキー
情報を論理アドレス。

当該論理アドレスに対応する絶対アドレス、および当該
絶対アドレスにより示される主記憶領域の情報に附与す
るキー情報の各情報を対としてアドレス変換情報対を形
成し、アドレス変換バッファ３に格納するプロセスであ
る。また、プロセスＣは、プロセスＡで求めた絶対アド
レス１２で示される主記憶装置４上の記憶内容情報を読
み出し、バッファ記憶６に格納すると共に、当該絶対ア
ドレス１２をバッファアドレスアレイ５に登録するプロ
セスであり、いわゆるバッファ記憶に登録するブロック
転送を行うプロセスである。

今、アクセス要求元から送られた論理アドレス１１が、
アドレス変換機構１によるアドレス変換を必要とする場
合、当該論理アドレス１１と共に送られるアクセス識別
情報１３をアドレス変換制御回路７が判定し、データフ
ェッチ不要のアクセス要求であるならば、アドレス変換
は第２ａ図に示すように、プロセスＡ、プロセスＢのみ
を実行する動作となる。

しかし、当該アクセス識別情報１３がデータフェッチ要
であるならば、アドレス変換は第２ｂ図に示すように、
プロセスＡが終了すると、プロセスＢとプロセスＣが同
時に開始され、それぞれ独立に並列に実行する動作とな
る。ここで、上記のアクセス識別情報１３がデータフェ
ッチ要である場合において、フェッチされる情報がバッ
ファ記憶６上に存在する場合には、プロセスＣの動作に
よって、同一情報がバッファ記憶６上に重複して格納さ
れてしまう可能性がある。そこで、プロセスＣによるバ
ッファ記憶６への記憶内容情報の重複登録を防止するた
め、プロセスＡによって絶対アドレス１２を求めた後、
プロセスＢ、プロセスＣを並行して行い、当該絶対アド
レス１２でバッファアドレスアレイ５を検索し、当該絶
対アドレス１２と同一の絶対アドレスがバッファアドレ
スアレイ５に登録されている場合には、第２Ｃ図に示す
ように、プロセスＣでは、ブロック転送処理のキャンセ
ルを行う。

以上に説明したように、アドレス変換時の動作から、ア
ドレス変換処理時間は、アクセス５！別情報がデータフ
ェッチ不要の場合、およびアクセス識別情報がデータフ
ェッチ要であり、かつフェッチされる記憶内容情報がバ
ッファ記憶６上に存在する場合には、従来と同程度のア
ドレス変換処理時間となるが、アクセス識別情報がデー
タフェッチ要であり、かつフェッチされる記憶内容情報
がバッファ記憶６上に存在しない場合には、第２ｂ図に
示すように、プロセスＢとプロセスＣとが並行して処理
される結果、アドレス変換時間が短縮される。つまり、
アクセス識別情報がデータフェッチ要で、かつフェッチ
される記憶内容情報がバッファ記憶６上に存在しない場
合には、アドレス変換自体に要する処理時間が、プロセ
スＡとプロセスＢのそれぞれの処理時間の和となる。ブ
ロック転送に要する時間がプロセスＣの処理時間である
が、第２ｂ図に示すように、プロセスＢとプロセスＣが
並行に実行されるため、実効的なアドレス変換処理時間
は、プロセスＡとプロセスＢの処理時間の和から、プロ
セスＢとプロセスＣが並列に実行されている時間を除い
た残り時間となる。

すなわち、実効的にはプロセスＡの処理時間となり、ア
ドレス変換処理時間が短縮される。

以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明のアドレス変換制御方式
によれば、論理アドレスを絶対アドレスに変換した後、
当該絶対アドレスに対応するキー情報の読出し処理と、
当該絶対アドレスで示される主記憶装置からの記憶内容
情報を読み出すブロック転送処理を並行して行なうこと
ができるため、実効的なアドレス変換時間を短縮できる
効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかるアドレス変換プロ
セスの流れを示す処理のブロック図。 第２ａ図、第２ｂ図、および第２Ｃ図は、アドレス変換
処理の各プロセスの動作のタイムチャートである。 図中、１・・アドレス変換機構、２・・・キーストレー
ジ、３・・アドレス変換バッファ、４・・主記憶装置、
５−・・バッファアドレスアレイ、６・・バッファ記憶
、７・・アドレス変換制御回路６

Claims (1)

1. 【特許請求の範囲】 １、論理アドレスを絶対アドレスに変換するアドレス変
   換機構と、主記憶領域の所定の単位領域毎に附与された
   キー情報を格納するキーストレージと、論理アドレス、
   当該論理アドレスに対応する絶対アドレス、および当該
   絶対アドレスにより示される主記憶領域の情報に附与す
   るキー情報を格納するアドレス変換バッファと、主記憶
   領域の記憶内容情報の一部の写しを格納するバッファ記
   憶と、該バッファ記憶に格納された内容情報の絶対アド
   レスを格納するバッファアドレスアレイとを備えた情報
   処理装置において、アドレス変換機構により論理アドレ
   スを絶対アドレスに変換した後、当該絶対アドレスによ
   りキーストレージをアクセスしてキー情報を読出しアド
   レス変換バッファに格納するキー情報転送処理と、当該
   絶対アドレスにより主記憶装置をアクセスしてバッファ
   記憶に格納する記憶内容情報を読み出し転送するブロッ
   ク転送処理とを並列して行うことを特徴とするアドレス
   変換制御方式。 ２、ブロック転送処理は、当該ブロック転送処理により
   転送される記憶内容情報がバッファ記憶に予じめ存在す
   る場合、バッファ記憶に転送された当該記憶内容情報を
   無効化して、バッファ記憶への記憶内容情報の重複登録
   を防止することを特徴とする請求項１に記載のアドレス
   変換制御方式。 ３、ブロック転送処理は、当該ブロック転送処理により
   転送される記憶内容情報がバッファ記憶に予じめ存在す
   る場合、当該ブロック転送を中断してバッファ記憶への
   記憶内容情報の重複登録を防止することを特徴とする請
   求項１に記載のアドレス変換制御方式。