JPH01194190A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPH01194190A JPH01194190A JP63019115A JP1911588A JPH01194190A JP H01194190 A JPH01194190 A JP H01194190A JP 63019115 A JP63019115 A JP 63019115A JP 1911588 A JP1911588 A JP 1911588A JP H01194190 A JPH01194190 A JP H01194190A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gate
- gate circuit
- channel mos
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路で実現された記憶回路に関する
。
。
従来の半導体集積回路における記憶回路の回路図を第２
図に示す。第２図に示すように、ＰチャネルＭＯＳトラ
ンジスタ４のソース電極を第１の電源線１０に接続し、
ＰチャネルＭＯＳトランジスタ４のドレイン電極、ゲー
ト電極をそれぞれＮチャネルＭＯＳトランジスタ５のト
レイン電極、ゲート電極に接続し、Ｎチ、ヤネルＭｏＳ
トランジスタ５のソース電極を第２の電源線１２に接続
してゲート回路１４を構成し、ＰチャネルＭＯＳトラン
ジスタ６のソース電極を第１の電源線１０に接続し、Ｐ
チャネルＭＯＳトランジスタ６のトレイン電極、ゲート
電極をそれぞれＮチャネルＭＯＳトランジスタ７のドレ
イン電極、ゲート電極に接続し、ＮチャネルＭＯＳトラ
ンジスタ７のソース電極を第２の電源線１２に接続して
ゲート回路１５を構成し、ゲート回路１４の出力である
ＰチャネルＭＯＳトランジスタ４とＮチャネルＭＯＳト
ランジスタ５のドレイン電極をゲート回路１５の入力で
あるＰチャネルＭＯＳトランジスタ６とＮチャネルＭＯ
Ｓトランジスタ７のゲート電極とＮチャネルＭＯ３）−
ランジスタ８のドレイン電極に接続し、ゲート回路１５
の出力であるＰチャネルＭＯＳトランジスタ６とＮチャ
ネルＭＯ３）−ランジスタフのドレイン電極をゲート回
路１４の入力であるＰチャネルＭＯ３）−ランジスタ４
とＮチャネルＭＯＳトランジスタ５のゲート電極とＮチ
ャネルＭＯ５）−ランジスタ９のドレイン電極に接続し
、ＮチャネルＭＯＳ トランジスタ８のソース電極を信
号線２に接続し、ＮチャネルＭＯＳ ）−ランジスタ９
のソース電極を信号線３に接続し、ＮチャネルＭＯＳト
ランジスタ８，９のゲート電極を信号線１に接続し構成
している。
図に示す。第２図に示すように、ＰチャネルＭＯＳトラ
ンジスタ４のソース電極を第１の電源線１０に接続し、
ＰチャネルＭＯＳトランジスタ４のドレイン電極、ゲー
ト電極をそれぞれＮチャネルＭＯＳトランジスタ５のト
レイン電極、ゲート電極に接続し、Ｎチ、ヤネルＭｏＳ
トランジスタ５のソース電極を第２の電源線１２に接続
してゲート回路１４を構成し、ＰチャネルＭＯＳトラン
ジスタ６のソース電極を第１の電源線１０に接続し、Ｐ
チャネルＭＯＳトランジスタ６のトレイン電極、ゲート
電極をそれぞれＮチャネルＭＯＳトランジスタ７のドレ
イン電極、ゲート電極に接続し、ＮチャネルＭＯＳトラ
ンジスタ７のソース電極を第２の電源線１２に接続して
ゲート回路１５を構成し、ゲート回路１４の出力である
ＰチャネルＭＯＳトランジスタ４とＮチャネルＭＯＳト
ランジスタ５のドレイン電極をゲート回路１５の入力で
あるＰチャネルＭＯＳトランジスタ６とＮチャネルＭＯ
Ｓトランジスタ７のゲート電極とＮチャネルＭＯ３）−
ランジスタ８のドレイン電極に接続し、ゲート回路１５
の出力であるＰチャネルＭＯＳトランジスタ６とＮチャ
ネルＭＯ３）−ランジスタフのドレイン電極をゲート回
路１４の入力であるＰチャネルＭＯ３）−ランジスタ４
とＮチャネルＭＯＳトランジスタ５のゲート電極とＮチ
ャネルＭＯ５）−ランジスタ９のドレイン電極に接続し
、ＮチャネルＭＯＳ トランジスタ８のソース電極を信
号線２に接続し、ＮチャネルＭＯＳ ）−ランジスタ９
のソース電極を信号線３に接続し、ＮチャネルＭＯＳト
ランジスタ８，９のゲート電極を信号線１に接続し構成
している。
ここで、第１電源線１０に印加される電位を論理値１１
″、第２電源線１２に印加される電位を論理値′″０＃
とすると、信号ａ１が１０＃のとき、ＮチャネルＭＯＳ
トランジスタ８，９はオフ状態であり、信号線２，３は
ゲート回路１４．１５と分離される。一方、信号線１が
′１″のときは、ＮチャネルＭＯＳトランジスタ８，９
はオン状態となり信号線２，３とゲート回路１４．１５
が接続され、論理値の設定あるいは論理の読み出しが可
能となるように構成されていた。
″、第２電源線１２に印加される電位を論理値′″０＃
とすると、信号ａ１が１０＃のとき、ＮチャネルＭＯＳ
トランジスタ８，９はオフ状態であり、信号線２，３は
ゲート回路１４．１５と分離される。一方、信号線１が
′１″のときは、ＮチャネルＭＯＳトランジスタ８，９
はオン状態となり信号線２，３とゲート回路１４．１５
が接続され、論理値の設定あるいは論理の読み出しが可
能となるように構成されていた。
〔発明が解決しようとする課題〕
上述した従来の記憶回路では論理の書き込み動作により
初期値を設定する必要があり、この記憶回路を組合せた
大規模の記憶装置を初期値設定するためには、記憶装置
の１ワードずつ設定しなければならないため、長い処理
時間を要するという欠点がある。
初期値を設定する必要があり、この記憶回路を組合せた
大規模の記憶装置を初期値設定するためには、記憶装置
の１ワードずつ設定しなければならないため、長い処理
時間を要するという欠点がある。
本発明の目的は前期課題を解決した記憶回路を提供する
ことにある。
ことにある。
上記目的を解決するため、本発明に係る２つのゲート回
路が正帰還に接続されデータを保持する半導体集積記憶
回路においては、該第１のゲート回路に印加する第１の
電源系と、該第２のゲート回路に印加する第２の電源系
とを独立に有するものである。
路が正帰還に接続されデータを保持する半導体集積記憶
回路においては、該第１のゲート回路に印加する第１の
電源系と、該第２のゲート回路に印加する第２の電源系
とを独立に有するものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示した回路図である。ゲー
ト回路としてインバータ回路を用いている。Ｐチャネル
ＭＯ３）−ランジスタ４のソース電極を第１の電源線１
０に接続し、ＰチャネルＭＯＳトランジスタ４のドレイ
ン電極、ゲート電極をそれぞれＮチャネルＭＯＳトラン
ジスタ５のドレイン電極、ゲート電極に接続し、Ｎチャ
ネルＭＯＳトランジスタ５のソース電極を第２の電源線
１２に接続してゲート回路１４を構成し、ＰチャネルＭ
ＯＳトランジスタ６のソース電極を第３の電源線１１に
接続し、ＰチャネルＭＯＳトランジスタ６のドレイン電
極、ゲート電極をそれぞれＮチャネルＭＯＳ ）−ラン
ジスタフのドレイン電極、ゲート電極に接続し、Ｎチャ
ネルＭＯＳ ）−ランジスタフのソース電極を第２の電
源線１２に接続してゲート回路１５を構成し、ゲート回
路１４の出力であるＰチャネルＭＯＳトランジスタ４と
ＮチャネルＭＯＳトランジスタ５のドレイン電極をゲー
ト回路１５の入力であるＰチャネルＭＯ３トランジスタ
６とＮチャネルＭＯＳトランジスタ７のゲート電極とＮ
チャネルＭＯＳトランジスタ８のドレイン電極に接続し
、ゲート回路１５の出力であるＰチャネルＭｏＳトラン
ジスタ６とＮチャネルＭＯＳトランジスタ７のドレイン
電極をゲート回路１４の入力であるＰチャネルＭＯＳト
ランジスタ４とＮチャネルＭＯＳ ）−ランジスタ５の
ゲート電極とＮチャネルＭＯＳ トランジスタ９のドレ
イン電極に接続し、ＮチャネルＭＯＳ ）−ランジスタ
８のソース電極を信号線２に接続し、ＮチャネルＭＯＳ
トランジスタ９のソース電極を信号線３に接続し、Ｎチ
ャネルＭＯＳトランジスタ８，９のゲート電極を信号線
１に接続し構成している。
ト回路としてインバータ回路を用いている。Ｐチャネル
ＭＯ３）−ランジスタ４のソース電極を第１の電源線１
０に接続し、ＰチャネルＭＯＳトランジスタ４のドレイ
ン電極、ゲート電極をそれぞれＮチャネルＭＯＳトラン
ジスタ５のドレイン電極、ゲート電極に接続し、Ｎチャ
ネルＭＯＳトランジスタ５のソース電極を第２の電源線
１２に接続してゲート回路１４を構成し、ＰチャネルＭ
ＯＳトランジスタ６のソース電極を第３の電源線１１に
接続し、ＰチャネルＭＯＳトランジスタ６のドレイン電
極、ゲート電極をそれぞれＮチャネルＭＯＳ ）−ラン
ジスタフのドレイン電極、ゲート電極に接続し、Ｎチャ
ネルＭＯＳ ）−ランジスタフのソース電極を第２の電
源線１２に接続してゲート回路１５を構成し、ゲート回
路１４の出力であるＰチャネルＭＯＳトランジスタ４と
ＮチャネルＭＯＳトランジスタ５のドレイン電極をゲー
ト回路１５の入力であるＰチャネルＭＯ３トランジスタ
６とＮチャネルＭＯＳトランジスタ７のゲート電極とＮ
チャネルＭＯＳトランジスタ８のドレイン電極に接続し
、ゲート回路１５の出力であるＰチャネルＭｏＳトラン
ジスタ６とＮチャネルＭＯＳトランジスタ７のドレイン
電極をゲート回路１４の入力であるＰチャネルＭＯＳト
ランジスタ４とＮチャネルＭＯＳ ）−ランジスタ５の
ゲート電極とＮチャネルＭＯＳ トランジスタ９のドレ
イン電極に接続し、ＮチャネルＭＯＳ ）−ランジスタ
８のソース電極を信号線２に接続し、ＮチャネルＭＯＳ
トランジスタ９のソース電極を信号線３に接続し、Ｎチ
ャネルＭＯＳトランジスタ８，９のゲート電極を信号線
１に接続し構成している。
信号線１及び電源線１０．１１に第２の電源線１２と同
じ電圧′″０＃が印加されている場合、ゲート回路１４
及び１５は動作していないため、その出力はどちらも１
０１である。この状態で第１の電源線１０に１１ルベル
を印加すると第１の電源線１０に接続されているゲート
回路１４は動作状態となりその入力は１０′であるため
ゲート回路１４の出力は′１′となる。
じ電圧′″０＃が印加されている場合、ゲート回路１４
及び１５は動作していないため、その出力はどちらも１
０１である。この状態で第１の電源線１０に１１ルベル
を印加すると第１の電源線１０に接続されているゲート
回路１４は動作状態となりその入力は１０′であるため
ゲート回路１４の出力は′１′となる。
その後、第３の電源線１１に″１ルベルを印加すれば、
第３の電源線１１に接続されているゲート回路１５は動
作状態となるが、先にゲート回路１４が動作状態となり
１１′が出力されておりゲート回路１５の入力に接続さ
れているため、ゲート回路１５の出力は′Ｏ＃のままで
あり、ゲート回路１５は０“を、ゲート回路１４は′″
１′を保持し、記憶回路に初期値が設定される。逆に第
１の電源線１０よりも先に第３の電源線１１を′１′に
印加するとゲート回路１５は１１′を、ゲート回路１４
は１０１に初期値が設定される。
第３の電源線１１に接続されているゲート回路１５は動
作状態となるが、先にゲート回路１４が動作状態となり
１１′が出力されておりゲート回路１５の入力に接続さ
れているため、ゲート回路１５の出力は′Ｏ＃のままで
あり、ゲート回路１５は０“を、ゲート回路１４は′″
１′を保持し、記憶回路に初期値が設定される。逆に第
１の電源線１０よりも先に第３の電源線１１を′１′に
印加するとゲート回路１５は１１′を、ゲート回路１４
は１０１に初期値が設定される。
さらに信号線１を″１′に印加すればＮチャネルＭＯＳ
トランジスタ８，９はオン状態となり、信号線２．３と
ゲート回路１４．１５が接続され論理値の設定あるいは
論理の読み出しが可能となる。
トランジスタ８，９はオン状態となり、信号線２．３と
ゲート回路１４．１５が接続され論理値の設定あるいは
論理の読み出しが可能となる。
以上説明したように本発明は記憶回路におけるデータを
保持する２つのゲート回路に供給する電源をそれぞれ独
立に有することにより、該記憶回路を組合せて構成する
記憶装置の初期値をすべて同時に設定できる効果がある
。
保持する２つのゲート回路に供給する電源をそれぞれ独
立に有することにより、該記憶回路を組合せて構成する
記憶装置の初期値をすべて同時に設定できる効果がある
。
第１図は本発明の記憶回路の一実施例を示す回路図、第
２図は従来の記憶回路の実施例を示す回路図である。 １．２．３・・・信号線 ４．６・・・ＰチャネルＭＯ３トランジスタ５．７，８
．９・・・ＮチャネルＭＯ３）−ランジスタ１０．１１
．１２・・・電源線 １４．１５・・・ゲート回路
特許出願人 日本電気株式会社 第１図
２図は従来の記憶回路の実施例を示す回路図である。 １．２．３・・・信号線 ４．６・・・ＰチャネルＭＯ３トランジスタ５．７，８
．９・・・ＮチャネルＭＯ３）−ランジスタ１０．１１
．１２・・・電源線 １４．１５・・・ゲート回路
特許出願人 日本電気株式会社 第１図
Claims (1)
- １、２つのゲート回路が正帰還に接続されデータを保持
する半導体集積記憶回路において、該第１のゲート回路
に印加する第１の電源系と、該第２のゲート回路に印加
する第２の電源系とを独立に有することを特徴とする記
憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019115A JPH01194190A (ja) | 1988-01-29 | 1988-01-29 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019115A JPH01194190A (ja) | 1988-01-29 | 1988-01-29 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194190A true JPH01194190A (ja) | 1989-08-04 |
Family
ID=11990477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019115A Pending JPH01194190A (ja) | 1988-01-29 | 1988-01-29 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194190A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273003A (ja) * | 2006-03-31 | 2007-10-18 | Yamaha Corp | 半導体記憶装置 |
| WO2025192623A1 (ja) * | 2024-03-15 | 2025-09-18 | ヌヴォトンテクノロジージャパン株式会社 | ラッチ回路装置及びラッチ回路装置の初期化方法 |
-
1988
- 1988-01-29 JP JP63019115A patent/JPH01194190A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273003A (ja) * | 2006-03-31 | 2007-10-18 | Yamaha Corp | 半導体記憶装置 |
| WO2025192623A1 (ja) * | 2024-03-15 | 2025-09-18 | ヌヴォトンテクノロジージャパン株式会社 | ラッチ回路装置及びラッチ回路装置の初期化方法 |
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