JPH063679B2 - 半導体装置の制御回路 - Google Patents
半導体装置の制御回路Info
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- JPH063679B2 JPH063679B2 JP62275471A JP27547187A JPH063679B2 JP H063679 B2 JPH063679 B2 JP H063679B2 JP 62275471 A JP62275471 A JP 62275471A JP 27547187 A JP27547187 A JP 27547187A JP H063679 B2 JPH063679 B2 JP H063679B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の制御回路に関するものであり、特
に半導体装置の消費電力の低減化のために使用されるも
のである。
に半導体装置の消費電力の低減化のために使用されるも
のである。
（従来の技術） 従来、正論理及び負論理の２つの制御信号を有した半導
体装置は、例えば第３図に示す半導体記憶装置のよう
に、正論理の制御信号ＣＥ２と負論理の制御信▲
▼を入力とするチップ制御回路１でチップ内部を制御す
る制御信号ＣＥを作る。▲▼が低レベルでかつＣ
Ｅ２が高レベルの時には、チップ内部が活性化され、半
導体記憶装置は通常の動作を行なう。つまり、アドレス
入力Ａがアドレス入力回路２に入力され、行デコーダ３
及び列レコーダ（センスアンプ／書き込み回路を含む）
５を介してメモリセルアレイ４中のアドレス入力が示す
メモリセルを選択する。半導体記憶装置が読み出し動作
を行なう時は、書き込み／読み出し制御信号Ｒ／Ｗ及び
書き込み／読み出し制御回路６を介して、センスアンプ
５及びデータ入出力回路７を制御し、メモリセルのデー
タを入出力部Ｉ／Ｏに出力する。書き込み動作を行なう
場合は、前記Ｒ／Ｗ信号及び書き込み／読み出し制御回
路６を介して、データ入出力回路７、書き込み回路５を
制御して、入出力部Ｉ／Ｏに入力されたデータをアドレ
ス入力が示すメモリセルアレイ４中の選択されたメモリ
セルに書き込む。
体装置は、例えば第３図に示す半導体記憶装置のよう
に、正論理の制御信号ＣＥ２と負論理の制御信▲
▼を入力とするチップ制御回路１でチップ内部を制御す
る制御信号ＣＥを作る。▲▼が低レベルでかつＣ
Ｅ２が高レベルの時には、チップ内部が活性化され、半
導体記憶装置は通常の動作を行なう。つまり、アドレス
入力Ａがアドレス入力回路２に入力され、行デコーダ３
及び列レコーダ（センスアンプ／書き込み回路を含む）
５を介してメモリセルアレイ４中のアドレス入力が示す
メモリセルを選択する。半導体記憶装置が読み出し動作
を行なう時は、書き込み／読み出し制御信号Ｒ／Ｗ及び
書き込み／読み出し制御回路６を介して、センスアンプ
５及びデータ入出力回路７を制御し、メモリセルのデー
タを入出力部Ｉ／Ｏに出力する。書き込み動作を行なう
場合は、前記Ｒ／Ｗ信号及び書き込み／読み出し制御回
路６を介して、データ入出力回路７、書き込み回路５を
制御して、入出力部Ｉ／Ｏに入力されたデータをアドレ
ス入力が示すメモリセルアレイ４中の選択されたメモリ
セルに書き込む。
第４図及び第５図は、第３図中のチップ制御回路１の具
体的例を示す回路図であり、第４図では、正論理入力Ｃ
Ｅ２をインバータＩ１で論理反転させ、▲▼とノ
ア回路１１で内部制御信号ＣＥを作る。第５図では、負
論理入力▲▼をインバータＩ２で論理反転させ、
ＣＥ２とナンド回路１２及びインバータＩ３で内部制御
信号ＣＥを作る。
体的例を示す回路図であり、第４図では、正論理入力Ｃ
Ｅ２をインバータＩ１で論理反転させ、▲▼とノ
ア回路１１で内部制御信号ＣＥを作る。第５図では、負
論理入力▲▼をインバータＩ２で論理反転させ、
ＣＥ２とナンド回路１２及びインバータＩ３で内部制御
信号ＣＥを作る。
これらの回路において、▲▼が低レベルかつＣＥ
２が高レベルの時のみＣＥが高レベルとなり、半導体記
憶装置の内部が活性化され、上述の様に動作するが、▲
▼が高レベルカかＥ２が低レベルの時にはＣＥが
低レベルとなり、半導体記憶装置の内部は非活性化さ
れ、動作はしなくなる。
２が高レベルの時のみＣＥが高レベルとなり、半導体記
憶装置の内部が活性化され、上述の様に動作するが、▲
▼が高レベルカかＥ２が低レベルの時にはＣＥが
低レベルとなり、半導体記憶装置の内部は非活性化さ
れ、動作はしなくなる。
このように、正負の両論理制御信号を有している半導体
装置では、どちらの論理の制御信号を用いても非活性化
が可能であるため、この装置を用いるシステムの自由度
が上がる。
装置では、どちらの論理の制御信号を用いても非活性化
が可能であるため、この装置を用いるシステムの自由度
が上がる。
（発明が解決しようとする問題点） 上述のように第３図〜第５図において、半導体記憶装置
を非活性化するには、▲▼を高レベルにするかＣ
Ｅ２を低レベルにするかのどちらかの条件が合えば、必
ずＣＥが低レベルとなるため、内部回路をＣＥで制御す
ることにより達成できる。内部回路を非活性化すること
により、非導体記憶装置をいわゆるスタンバイ状態とす
ることで、低消費電力化が達成できる。特に回路を相補
型ＭＯＳ（ＣＭＯＳ）回路とすることにより、消費電流
をリーク電流のみとすることができる。例えば６４Ｋビ
ットのＣＭＯＳスタティックＲＡＭでは数μＡ（１０
−６Ａ）程度となる。
を非活性化するには、▲▼を高レベルにするかＣ
Ｅ２を低レベルにするかのどちらかの条件が合えば、必
ずＣＥが低レベルとなるため、内部回路をＣＥで制御す
ることにより達成できる。内部回路を非活性化すること
により、非導体記憶装置をいわゆるスタンバイ状態とす
ることで、低消費電力化が達成できる。特に回路を相補
型ＭＯＳ（ＣＭＯＳ）回路とすることにより、消費電流
をリーク電流のみとすることができる。例えば６４Ｋビ
ットのＣＭＯＳスタティックＲＡＭでは数μＡ（１０
−６Ａ）程度となる。
しかし、第４図のチップ制御回路１において、▲
▼を高レベルにしてＣＥを低レベルにすることにより内
部回路をスタンバイ状態にしても、ＣＥ２が変化した場
合には、▲▼の高レベルが保証されていれば、制
御信号ＣＥのレベルには影響がないが、インバータＩ１
の電源間には電流が流れてしまう。特にＣＥ２の入力レ
ベルが高、低論理レベルの中間電位となるような状況に
おいては（例えば、正論理と負論理が混在する集積回路
において、正論理と負論理とうちの一方の論理レベルに
確実性が要求されるが、他方の論理レベルにはそれほど
の確実性が要求されない場合とか、何らかの理由で、２
入力のうちＣＥ２の方だけが高、低論理レベルの中間電
位となる可能性がある場合など）、ＣＭＯＳインバータ
Ｉ１のＰチャネルトランジスタとＮチャネルトランジス
タが共にオンに近い状態となり、インバータＩ１の電源
間に直流的な貫通電流が数mＡ（１０-3Ａ）流れてしま
う。この値は上記のリーク電流の約1000倍の大きさであ
る。半導体装置全体の消費電力は、これらの電流を含め
たものであるため、スタンバイ状態の電流が大きくなっ
てしまう。第５図においても、ＣＥ２でスタンバイ状態
にした場合にも同様にインバータＩ２の電源間に電流が
流れてしまうので、第４図と同じ状況になる。
▼を高レベルにしてＣＥを低レベルにすることにより内
部回路をスタンバイ状態にしても、ＣＥ２が変化した場
合には、▲▼の高レベルが保証されていれば、制
御信号ＣＥのレベルには影響がないが、インバータＩ１
の電源間には電流が流れてしまう。特にＣＥ２の入力レ
ベルが高、低論理レベルの中間電位となるような状況に
おいては（例えば、正論理と負論理が混在する集積回路
において、正論理と負論理とうちの一方の論理レベルに
確実性が要求されるが、他方の論理レベルにはそれほど
の確実性が要求されない場合とか、何らかの理由で、２
入力のうちＣＥ２の方だけが高、低論理レベルの中間電
位となる可能性がある場合など）、ＣＭＯＳインバータ
Ｉ１のＰチャネルトランジスタとＮチャネルトランジス
タが共にオンに近い状態となり、インバータＩ１の電源
間に直流的な貫通電流が数mＡ（１０-3Ａ）流れてしま
う。この値は上記のリーク電流の約1000倍の大きさであ
る。半導体装置全体の消費電力は、これらの電流を含め
たものであるため、スタンバイ状態の電流が大きくなっ
てしまう。第５図においても、ＣＥ２でスタンバイ状態
にした場合にも同様にインバータＩ２の電源間に電流が
流れてしまうので、第４図と同じ状況になる。
これらの電流もリーク電流レベルにするためには、第４
図においては、ＣＥ２を高レベルにし、第５図において
は▲▼を低レベルにして、スタンバイ状態にしな
ければならず、これらの半導体記憶装置を用いるシステ
ムの動作に制約を付加しなければならず、前記自由度が
無くなる。
図においては、ＣＥ２を高レベルにし、第５図において
は▲▼を低レベルにして、スタンバイ状態にしな
ければならず、これらの半導体記憶装置を用いるシステ
ムの動作に制約を付加しなければならず、前記自由度が
無くなる。
本発明は以上の点に鑑みなされたもので、正負の両論理
制御入力信号を有した半導体装置において、どちらの制
御入力信号を用いても、半導体装置を非活性化するとと
もに消費電力を低減化できる半導体装置の制御回路を提
供するものである。
制御入力信号を有した半導体装置において、どちらの制
御入力信号を用いても、半導体装置を非活性化するとと
もに消費電力を低減化できる半導体装置の制御回路を提
供するものである。
（問題点を解決するための手段と作用） 本発明は、半導体装置を制御するための正論理信号と負
論理信号の２種の制御入力信号を有した半導体装置の制
御回路において、前記制御入力信号の一方が入力される
論理合わせ用反転回路の電源側ノードと電源端子の間
に、前記制御入力信号の他方を入力とするＭＯＳトラン
ジスタを配したことを特徴とする半導体装置の制御回路
である。即ち、本発明の半導体装置の制御回路は、正負
の論理制御入力信号の一方の制御入力信号の論理を、他
方の入力信号の論理と合わせるための論理反転回路の電
源側ノードと電源端子の間に、他方の制御入力信号をゲ
ートに接続したＭＯＳトランジスタを配することによ
り、正負の両論理の制御信号のどちらを用いても半導体
装置を非活性化するとともに、消費電力の低減化を可能
とするものである。
論理信号の２種の制御入力信号を有した半導体装置の制
御回路において、前記制御入力信号の一方が入力される
論理合わせ用反転回路の電源側ノードと電源端子の間
に、前記制御入力信号の他方を入力とするＭＯＳトラン
ジスタを配したことを特徴とする半導体装置の制御回路
である。即ち、本発明の半導体装置の制御回路は、正負
の論理制御入力信号の一方の制御入力信号の論理を、他
方の入力信号の論理と合わせるための論理反転回路の電
源側ノードと電源端子の間に、他方の制御入力信号をゲ
ートに接続したＭＯＳトランジスタを配することによ
り、正負の両論理の制御信号のどちらを用いても半導体
装置を非活性化するとともに、消費電力の低減化を可能
とするものである。
（実施例） 以下、図面を参照して本発明の一実施例を説明する。半
導体記憶装置の全体的構成は第３図の従来例と同じため
省略する。異なる部分は、チップ制御回路１である。第
１図は従来例の第４図に本発明を適用した実施例であ
り、正論理制御入力信号ＣＥ２をゲート入力とするｐチ
ャネルＭＯＳトランジスタＴ４２及びｎチャネルＭＯＳ
トランジスタＴ４３からなるインバータＩ１の正電源側
ノード２１と正電源端子２２の間に負論理制御入力信号
▲▼をゲート入力とするｐチャネルＭＯＳトラン
ジスタＴ４１を配置しており、ＭＯＳトランジスタＴ４
２及びＴ４３からなるインバータＩ１で入力信号ＣＥ２
の論理を反転させた後、入力信号▲▼とでノア回
路１１を経てチップ内部制御信号ＣＥを得ている。
導体記憶装置の全体的構成は第３図の従来例と同じため
省略する。異なる部分は、チップ制御回路１である。第
１図は従来例の第４図に本発明を適用した実施例であ
り、正論理制御入力信号ＣＥ２をゲート入力とするｐチ
ャネルＭＯＳトランジスタＴ４２及びｎチャネルＭＯＳ
トランジスタＴ４３からなるインバータＩ１の正電源側
ノード２１と正電源端子２２の間に負論理制御入力信号
▲▼をゲート入力とするｐチャネルＭＯＳトラン
ジスタＴ４１を配置しており、ＭＯＳトランジスタＴ４
２及びＴ４３からなるインバータＩ１で入力信号ＣＥ２
の論理を反転させた後、入力信号▲▼とでノア回
路１１を経てチップ内部制御信号ＣＥを得ている。
この図において、半導体記憶装置全体を活性化、つまり
制御信号ＣＥを高レベルとするには、入力信号▲
▼が低レベル、入力信号ＣＥ２が高レベルとすることが
必要条件となる。このとき、入力信号▲▼が低レ
ベルのため、ＭＯＳトランジスタＴ４１はオンとなって
いるため、インバータＩ１は入力信号ＣＥ２の高レベル
を反転させ、その出力ノードＮ４１は低レベルとなる。
よってノア回路１１の２つの入力がともに低レベルとな
っているため、制御信号ＣＥは高レベルとなる。
制御信号ＣＥを高レベルとするには、入力信号▲
▼が低レベル、入力信号ＣＥ２が高レベルとすることが
必要条件となる。このとき、入力信号▲▼が低レ
ベルのため、ＭＯＳトランジスタＴ４１はオンとなって
いるため、インバータＩ１は入力信号ＣＥ２の高レベル
を反転させ、その出力ノードＮ４１は低レベルとなる。
よってノア回路１１の２つの入力がともに低レベルとな
っているため、制御信号ＣＥは高レベルとなる。
ここで半導体記憶装置を非活性する場合を考えてみる。
まず入力信号▲▼を高レベルとした場合は、ノア
回路１１の入力の一方が高レベルとなっているため、そ
の出力ＣＥは低レベルとなり、半導体記憶装置は非活性
化される。それと同時に▲▼をゲート入力とする
ＭＯＳトランジスタＴ４１はオフとなり、インバータＩ
１の電流源が断たれるため、入力信号ＣＥ２がいかなる
レベルとなっていても、ここでは電力を消費しない。よ
って、半導体記憶装置全体がスタンバイ状態となり、消
費電力もリークによるものだけとなり、低消費電力化が
達成できる。次いで入力信号ＣＥ２が低レベルとなった
場合は、まず入力信号▲▼が低レベルとなった時
を考えると、ＭＯＳトランジスタＴ４１がオンのため、
インバータＩ１は入力信号ＣＥ２を反転させ、出力ノー
ドＮ４１を高レベルとする。ノードＮ４１が高レベルの
ため、ノア回路１１の出力ＣＥは低レベルとなる。入力
信号▲▼が高レベルの時は、前述のように制御信
号ＣＥは低レベルとなる。このとき入力信号ＣＥ２が低
レベルであるため、ＭＯＳトランジスタＴ４３はオフで
あるため、ＭＯＳトランジスタＴ４１のオン，オフにか
かわらず、インバータＩ１には電流が流れない。このよ
うに入力信号ＣＥ２が低レベルのときも入力信号▲
▼の入力にかかわらず、半導体記憶装置全体がスタン
バイ状態となり、消費電力もリークによるものだけとな
る。
まず入力信号▲▼を高レベルとした場合は、ノア
回路１１の入力の一方が高レベルとなっているため、そ
の出力ＣＥは低レベルとなり、半導体記憶装置は非活性
化される。それと同時に▲▼をゲート入力とする
ＭＯＳトランジスタＴ４１はオフとなり、インバータＩ
１の電流源が断たれるため、入力信号ＣＥ２がいかなる
レベルとなっていても、ここでは電力を消費しない。よ
って、半導体記憶装置全体がスタンバイ状態となり、消
費電力もリークによるものだけとなり、低消費電力化が
達成できる。次いで入力信号ＣＥ２が低レベルとなった
場合は、まず入力信号▲▼が低レベルとなった時
を考えると、ＭＯＳトランジスタＴ４１がオンのため、
インバータＩ１は入力信号ＣＥ２を反転させ、出力ノー
ドＮ４１を高レベルとする。ノードＮ４１が高レベルの
ため、ノア回路１１の出力ＣＥは低レベルとなる。入力
信号▲▼が高レベルの時は、前述のように制御信
号ＣＥは低レベルとなる。このとき入力信号ＣＥ２が低
レベルであるため、ＭＯＳトランジスタＴ４３はオフで
あるため、ＭＯＳトランジスタＴ４１のオン，オフにか
かわらず、インバータＩ１には電流が流れない。このよ
うに入力信号ＣＥ２が低レベルのときも入力信号▲
▼の入力にかかわらず、半導体記憶装置全体がスタン
バイ状態となり、消費電力もリークによるものだけとな
る。
第２図は従来例の第５図に本発明を適用した他の実施例
であり、入力信号▲▼をゲート入力としたＭＯＳ
トランジスタＴ５１及びＴ５２からなるインバータＩ２
の接地側ノード３１と接地端子３２間にｎチャネルＭＯ
ＳトランジスタＴ５３を配している。インバータＩ２は
▲▼の入力を反転し、その出力ノードＮ５１とＣ
Ｅ２を入力とするナンド回路１２及びインバータＩ３で
制御信号ＣＥを出力する。この図において、まず半導体
記憶装置を活性化するためには、第５図と同様に入力信
号ＣＥ１を低レベル、入力信号ＣＥ２を高レベルとす
る。つまり、入力信号ＣＥ２を高レベルとするとＭＯＳ
トランジスタＴ５３はオンとなり、インバータＩ２に電
流を供給する。よって、インバータＩ２は入力信号▲
▼の低レベルを反転させ、出力ノードＮ５１を高レ
ベルとする。ノードＮ５１、信号ＣＥ２がともに高レベ
ルとなるナンド回路１２及びインバータＩ３により、制
御信号ＣＥは高レベルとなり、半導体記憶装置が活性化
される。
であり、入力信号▲▼をゲート入力としたＭＯＳ
トランジスタＴ５１及びＴ５２からなるインバータＩ２
の接地側ノード３１と接地端子３２間にｎチャネルＭＯ
ＳトランジスタＴ５３を配している。インバータＩ２は
▲▼の入力を反転し、その出力ノードＮ５１とＣ
Ｅ２を入力とするナンド回路１２及びインバータＩ３で
制御信号ＣＥを出力する。この図において、まず半導体
記憶装置を活性化するためには、第５図と同様に入力信
号ＣＥ１を低レベル、入力信号ＣＥ２を高レベルとす
る。つまり、入力信号ＣＥ２を高レベルとするとＭＯＳ
トランジスタＴ５３はオンとなり、インバータＩ２に電
流を供給する。よって、インバータＩ２は入力信号▲
▼の低レベルを反転させ、出力ノードＮ５１を高レ
ベルとする。ノードＮ５１、信号ＣＥ２がともに高レベ
ルとなるナンド回路１２及びインバータＩ３により、制
御信号ＣＥは高レベルとなり、半導体記憶装置が活性化
される。
ここで半導体記憶装置を非活性化させる場合を考えてみ
ると、まず入力信号ＣＥ２を低レベルとした時は、ナン
ド回路１２の一方が低レベルとなっているため、ナンド
回路１２．及びインバータＩ３により、制御出力ＣＥは
低レベルとなり、半導体記憶装置は非活性となる。それ
とともに、入力信号ＣＥ２をゲート入力としているＭＯ
ＳトランジスタＴ５３がオフのため、入力信号▲
▼の入力のいかんにかかわらず、インバータＩ２には電
流が流れない。よって半導体記憶装置全体が非活性化す
るとともに、消費電流もリークによるものだけとなり、
低消費電力化が達成できる。次いで入力信号▲▼
が高レベルとなった場合は、まず入力信号ＣＥ２が高レ
ベルのときは、トランジスタＴ５３がオンとなっている
ため、インバータＩ２は入力信号▲▼を反転さ
せ、その出力ノードＮ５１を低レベルとする。ノードＮ
５１が低レベルとなると、ナンド回路１２及びインバー
タＩ３により制御信号ＣＥは低レベルとなり、半導体記
憶装置は非活性となる。入力信号ＣＥ２が低レベルのと
きは前述したように半導体記憶装置は非活性となる。こ
こで入力信号▲▼が高レベルのときには、ｐチャ
ネルＭＯＳトランジスタＴ５１がオフとなり、電流を流
さないため、ＣＥ２の入力レベルのいかんにかかわら
ず、この回路での消費電力もリークによるものだけとな
る。
ると、まず入力信号ＣＥ２を低レベルとした時は、ナン
ド回路１２の一方が低レベルとなっているため、ナンド
回路１２．及びインバータＩ３により、制御出力ＣＥは
低レベルとなり、半導体記憶装置は非活性となる。それ
とともに、入力信号ＣＥ２をゲート入力としているＭＯ
ＳトランジスタＴ５３がオフのため、入力信号▲
▼の入力のいかんにかかわらず、インバータＩ２には電
流が流れない。よって半導体記憶装置全体が非活性化す
るとともに、消費電流もリークによるものだけとなり、
低消費電力化が達成できる。次いで入力信号▲▼
が高レベルとなった場合は、まず入力信号ＣＥ２が高レ
ベルのときは、トランジスタＴ５３がオンとなっている
ため、インバータＩ２は入力信号▲▼を反転さ
せ、その出力ノードＮ５１を低レベルとする。ノードＮ
５１が低レベルとなると、ナンド回路１２及びインバー
タＩ３により制御信号ＣＥは低レベルとなり、半導体記
憶装置は非活性となる。入力信号ＣＥ２が低レベルのと
きは前述したように半導体記憶装置は非活性となる。こ
こで入力信号▲▼が高レベルのときには、ｐチャ
ネルＭＯＳトランジスタＴ５１がオフとなり、電流を流
さないため、ＣＥ２の入力レベルのいかんにかかわら
ず、この回路での消費電力もリークによるものだけとな
る。
また本発明は、その回路に入力される一対の制御入力信
号の一方で、上記貫通消費電流防止用ＭＯＳトランジス
タを制御できるので、別途制御入力を用意する必要もな
いから、構成が簡単になるという利点もある。
号の一方で、上記貫通消費電流防止用ＭＯＳトランジス
タを制御できるので、別途制御入力を用意する必要もな
いから、構成が簡単になるという利点もある。
なお、本発明は実施例のみに限らず種々の応用が可能で
ある。例えばここでは、正負両論理の制御信号を持つ半
導体記憶装置について述べたが、これは記憶装置に限定
されるものではなく、正負の両論理の制御信号を持つ半
導体装置全てに同じことがいえるのはもちろんのことで
ある。
ある。例えばここでは、正負両論理の制御信号を持つ半
導体記憶装置について述べたが、これは記憶装置に限定
されるものではなく、正負の両論理の制御信号を持つ半
導体装置全てに同じことがいえるのはもちろんのことで
ある。
［発明の効果］ 以上述べたように、正負の論理入力信号の一方の論理を
反転させるための回路の電源端子側ノードと電源端子間
に他方の入力信号をゲート入力とするＭＯＳトランジス
タを配することにより、半導体装置を非活性化するため
のいかなる入力が入力されても、半導体装置内部を非活
性化し、消費電力をリークによるものだけにするのみな
らず、制御回路自身の消費電力もリークによるものだけ
にすることができるため、正負のどちらの論理入力信号
を用いて半導体装置を非活性化できるとともに低消費電
力化が達成できるものである。
反転させるための回路の電源端子側ノードと電源端子間
に他方の入力信号をゲート入力とするＭＯＳトランジス
タを配することにより、半導体装置を非活性化するため
のいかなる入力が入力されても、半導体装置内部を非活
性化し、消費電力をリークによるものだけにするのみな
らず、制御回路自身の消費電力もリークによるものだけ
にすることができるため、正負のどちらの論理入力信号
を用いて半導体装置を非活性化できるとともに低消費電
力化が達成できるものである。
第１図は本発明の一実施例の回路図、第２図は同他の実
施例の回路図、第３図は半導体記憶装置の構成図、第４
図、第５図は同構成のチップ制御回路図である。 １…チップ制御回路、１１…ノア回路、１２…アンド回
路、Ｉ１〜Ｉ３…インバータ。
施例の回路図、第３図は半導体記憶装置の構成図、第４
図、第５図は同構成のチップ制御回路図である。 １…チップ制御回路、１１…ノア回路、１２…アンド回
路、Ｉ１〜Ｉ３…インバータ。
Claims (4)
- 【請求項１】正論理信号と負論理信号との２種の制御入
力信号のうち、一方の制御入力信号の正転信号と他方の
制御入力信号の反転信号を入力とするゲート回路を有
し、このゲート回路の出力により、半導体装置内の回路
を活性化あるいは非活性化するための半導体装置の制御
回路において、前記反転信号を得るための論理合わせ用
ＣＭＯＳ型反転回路の電源側ノードと電源端子の間に、
前記一方の制御入力信号をゲート入力とするＭＯＳトラ
ンジスタを直列挿入してなり、前記ゲート回路の出力
で、前記半導体装置内の回路を非活性化状態にすると
き、前記ＭＯＳトランジスタの制御により、前記ゲート
回路の電源間に形成される貫通電流路を遮断する構成と
したことを特徴とする半導体装置の制御回路。 - 【請求項２】前記他方の制御入力信号が入力される反転
回路の正の電源側ノードと正の電源端子の間に前記ＭＯ
Ｓトランジスタを配する場合は、前記一方の制御入力信
号を入力とするｐチャネルＭＯＳトランジスタを配した
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の制御回路。 - 【請求項３】正論理信号と負論理信号との２種の制御入
力信号のうち、一方の制御入力信号の正転信号と他方の
制御入力信号の反転信号を入力とするゲート回路を有
し、このゲート回路の出力により、半導体装置内の回路
を活性化あるいは非活性化するための半導体装置の制御
回路において、前記反転信号を得るための論理合わせ用
ＣＭＯＳ型反転回路の接地側ノードと接地端子の間に、
前記一方の制御入力信号をゲート入力とするＭＯＳトラ
ンジスタを直列挿入してなり、前記ゲート回路の出力
で、前記半導体装置内の回路を非活性化状態にすると
き、前記ＭＯＳトランジスタの制御により、前記ゲート
回路の電源間に形成される貫通電流路を遮断する構成と
したことを特徴とする半導体装置の制御回路。 - 【請求項４】前記他方の制御入力信号が入力される反転
回路の接地側ノードと接地端子の間に前記ＭＯＳトラン
ジスタを配する場合は、このトランジスタを、一方の制
御入力信号を入力とするｎチャネルＭＯＳトランジスタ
としたことを特徴とする特許請求の範囲第３項記載の半
導体装置の制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275471A JPH063679B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の制御回路 |
| US07/261,066 US4950926A (en) | 1987-10-30 | 1988-10-24 | Control signal output circuit |
| KR1019880014144A KR890007286A (ko) | 1987-10-30 | 1988-10-29 | 제어신호 출력회로 |
| KR2019960011967U KR960005797Y1 (ko) | 1987-10-30 | 1996-05-15 | 반도체장치의 제어회로(control circuit of semiconductor device) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275471A JPH063679B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01118289A JPH01118289A (ja) | 1989-05-10 |
| JPH063679B2 true JPH063679B2 (ja) | 1994-01-12 |
Family
ID=17556000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275471A Expired - Fee Related JPH063679B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4950926A (ja) |
| JP (1) | JPH063679B2 (ja) |
| KR (1) | KR890007286A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097158A (en) * | 1990-10-23 | 1992-03-17 | National Semiconductor Corporation | Digital noise feedthrough reducer and synchronizer for mixed-signal integrated circuit |
| JPH04297118A (ja) * | 1991-01-21 | 1992-10-21 | Fujitsu Ltd | パルス発生回路及びパルス発生回路を備える半導体装置 |
| JP2581387B2 (ja) * | 1992-12-28 | 1997-02-12 | 日本電気株式会社 | 入力増幅回路 |
| USD580551S1 (en) * | 2007-02-01 | 2008-11-11 | Zimmer Spine, Inc. | Spinal implant |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3862440A (en) * | 1972-09-14 | 1975-01-21 | Tokyo Shibaura Electric Co | Pulse transforming circuit arrangements using a clock pulse responsive delayed inverter means |
| JPS588588B2 (ja) * | 1975-05-28 | 1983-02-16 | 株式会社日立製作所 | 半導体集積回路 |
| JPS59160883A (ja) * | 1983-03-01 | 1984-09-11 | Nec Corp | メモリ回路 |
| JPS61191114A (ja) * | 1985-02-19 | 1986-08-25 | Nec Corp | パルス発生回路 |
| JPH0693616B2 (ja) * | 1986-07-21 | 1994-11-16 | 沖電気工業株式会社 | リセツト回路 |
| JPH07462A (ja) * | 1993-06-17 | 1995-01-06 | Takenaka Komuten Co Ltd | 院内感染防止方法 |
-
1987
- 1987-10-30 JP JP62275471A patent/JPH063679B2/ja not_active Expired - Fee Related
-
1988
- 1988-10-24 US US07/261,066 patent/US4950926A/en not_active Expired - Fee Related
- 1988-10-29 KR KR1019880014144A patent/KR890007286A/ko not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US4950926A (en) | 1990-08-21 |
| KR890007286A (ko) | 1989-06-19 |
| JPH01118289A (ja) | 1989-05-10 |
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