JPH03203096A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03203096A JPH03203096A JP1343094A JP34309489A JPH03203096A JP H03203096 A JPH03203096 A JP H03203096A JP 1343094 A JP1343094 A JP 1343094A JP 34309489 A JP34309489 A JP 34309489A JP H03203096 A JPH03203096 A JP H03203096A
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- Japan
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、例えばＭＯＳダイナ
ミックＲＡＭに適用して好適なものである。
ミックＲＡＭに適用して好適なものである。
本発明は、センスアンプと共通データ線とがトランスフ
ァーゲートを介して接続されている半導体記憶装置にお
いて、トランスファーゲートにデータ読み出し時とデー
タ書き込み時とで異なる電圧を印加するための回路が設
けられている。これによって、データ読み出し時の誤動
作を防止することができるとともに、データ読み出し及
びデータ書き込みの動作マージンの向上を図ることがで
きる。また、データ書き込みを高速で行うことができる
。
ァーゲートを介して接続されている半導体記憶装置にお
いて、トランスファーゲートにデータ読み出し時とデー
タ書き込み時とで異なる電圧を印加するための回路が設
けられている。これによって、データ読み出し時の誤動
作を防止することができるとともに、データ読み出し及
びデータ書き込みの動作マージンの向上を図ることがで
きる。また、データ書き込みを高速で行うことができる
。
従来のＭＯＳダイナミックＲＡＭにおけるセンスアンプ
とデータバスとの接続回路を第２図に示す。第２図にお
いて、ＢＬＯ’、ＢＬＯ”、ＢＬｌ ’、 ＢＬＩ ’
、・・・はビット線、ＳＡＯ’、ＳＡ１′ ・・・はセ
ンスアンプ、ＤＢＵＳ’、ＤＢＵＳ′はデータバスを示
す。ビット線ＢＬＯ”、ＢＬＯは、トランスファーゲー
トを構成するトランジスタＱ、’、Ｑ、 ′を介して
それぞれデータバスＤＢＵＳ’、ＤＢｔＪＳ’に接続さ
れている。同様に、ビット線ＢＬＩ ’、ＢＬゴ′は、
トランスファーゲートを構成するトランジスタＱ、”、
Ｑ、 ′を介してそれぞれデータバスＤＢＵＳ’、Ｄ
ＢＵＳ”に接続されている。図示省略した他のビット線
対についても同様である。なお、これらのトランジスタ
Ｑ、”、Ｑ、’、Ｑ、 ′、Ｑ、 ′、・・・はい
ずれもｎチャネルＭＯ３Ｉ−ランジスタである。
とデータバスとの接続回路を第２図に示す。第２図にお
いて、ＢＬＯ’、ＢＬＯ”、ＢＬｌ ’、 ＢＬＩ ’
、・・・はビット線、ＳＡＯ’、ＳＡ１′ ・・・はセ
ンスアンプ、ＤＢＵＳ’、ＤＢＵＳ′はデータバスを示
す。ビット線ＢＬＯ”、ＢＬＯは、トランスファーゲー
トを構成するトランジスタＱ、’、Ｑ、 ′を介して
それぞれデータバスＤＢＵＳ’、ＤＢｔＪＳ’に接続さ
れている。同様に、ビット線ＢＬＩ ’、ＢＬゴ′は、
トランスファーゲートを構成するトランジスタＱ、”、
Ｑ、 ′を介してそれぞれデータバスＤＢＵＳ’、Ｄ
ＢＵＳ”に接続されている。図示省略した他のビット線
対についても同様である。なお、これらのトランジスタ
Ｑ、”、Ｑ、’、Ｑ、 ′、Ｑ、 ′、・・・はい
ずれもｎチャネルＭＯ３Ｉ−ランジスタである。
一方、トランジスタＱｓ ”、Ｑ、 ′から成るＣ
ＭＯＳインバータにより、図示省略したＹデコーダ（列
デコーダ）のバッファ回路が構成されている。ここで、
トランジスタＱｓ ′はｎチャネルＭ○Ｓトランジス
タ、トランジスタＱ、′はｐチャネルＭＯ３）ランジス
タである。このバッファ回路の出力が、トランスファー
ゲートを構成するトランジスタＱ、 ′、Ｑ、 ′
のゲートに印加される。
ＭＯＳインバータにより、図示省略したＹデコーダ（列
デコーダ）のバッファ回路が構成されている。ここで、
トランジスタＱｓ ′はｎチャネルＭ○Ｓトランジス
タ、トランジスタＱ、′はｐチャネルＭＯ３）ランジス
タである。このバッファ回路の出力が、トランスファー
ゲートを構成するトランジスタＱ、 ′、Ｑ、 ′
のゲートに印加される。
同様に、トランジスタＱ、 ′、Ｑｓ ′から成る
ＣＭＯＳインバータによりバッファ回路が構成され、こ
のバッファ回路の出力がトランスファーゲートを構成す
るトランジスタＱｓ ′、Ｑ、 ′のゲートに印加
される。この場合、これらのバッファ回路の１！源とし
ては電源電圧■、。が用いられている。
ＣＭＯＳインバータによりバッファ回路が構成され、こ
のバッファ回路の出力がトランスファーゲートを構成す
るトランジスタＱｓ ′、Ｑ、 ′のゲートに印加
される。この場合、これらのバッファ回路の１！源とし
ては電源電圧■、。が用いられている。
上述の第２図に示す従来のＭＯＳダイナミックＲＡＭに
おいては、データ読み出し時には、データバスＤＢＵＳ
′、ＤＢＵＳ”に雑音が発生するために、トランスファ
ーゲートを構成するトランジスタＱ１ ’、Ｑ！ ”
、Ｑ−′、Ｑ４ ′のサイズ、従って電流駆動能力が小
さい方がセンスアンプが反転しにくく、誤動作を起こし
にくい。一方、データ書き込み時には、選択されたビッ
ト線に接続されたセンスアンプを反転させる必要がある
ので、トランスファーゲートを構成するトランジスタＱ
＋ ’、Ｑ−”、Ｑｘ ”、Ｑｌ ’のサイズ、従っ
て電流駆動能力は大きい方が好ましい。すなわち、トラ
ンスファーゲートを構成するトランジスタＱ＋ ’、
（ｌｈ ’、Ｑ１ ′、 Ｑｌ ’の電流駆動能力
の最適値は、データ読み出し時とデータ書き込み時とで
異なる。このため、データ読み出し時とデータ書き込み
時とでこれらのトランジスタＱＩ ′Ｑ、’、Ｑ、’、
Ｑ、’の電流駆動能力の最適化を図ることは困難である
。この結果、データ読み出し時に誤動作が生じるおそれ
があり、また、データ読み出し及びデータ書き込みの動
作マージンも小さかった。
おいては、データ読み出し時には、データバスＤＢＵＳ
′、ＤＢＵＳ”に雑音が発生するために、トランスファ
ーゲートを構成するトランジスタＱ１ ’、Ｑ！ ”
、Ｑ−′、Ｑ４ ′のサイズ、従って電流駆動能力が小
さい方がセンスアンプが反転しにくく、誤動作を起こし
にくい。一方、データ書き込み時には、選択されたビッ
ト線に接続されたセンスアンプを反転させる必要がある
ので、トランスファーゲートを構成するトランジスタＱ
＋ ’、Ｑ−”、Ｑｘ ”、Ｑｌ ’のサイズ、従っ
て電流駆動能力は大きい方が好ましい。すなわち、トラ
ンスファーゲートを構成するトランジスタＱ＋ ’、
（ｌｈ ’、Ｑ１ ′、 Ｑｌ ’の電流駆動能力
の最適値は、データ読み出し時とデータ書き込み時とで
異なる。このため、データ読み出し時とデータ書き込み
時とでこれらのトランジスタＱＩ ′Ｑ、’、Ｑ、’、
Ｑ、’の電流駆動能力の最適化を図ることは困難である
。この結果、データ読み出し時に誤動作が生じるおそれ
があり、また、データ読み出し及びデータ書き込みの動
作マージンも小さかった。
従って本発明の目的は、データ読み出し時の誤動作を防
止することができる半導体記憶装置を提供することにあ
る。
止することができる半導体記憶装置を提供することにあ
る。
本発明の他の目的は、データ読み出し及びデータ書き込
みの動作マージンの向上を図ることができる半導体記憶
装置を提供することにある。
みの動作マージンの向上を図ることができる半導体記憶
装置を提供することにある。
本発明の他の目的は、データ書き込みを高速で行うこと
ができる半導体記憶装置を提供することにある。
ができる半導体記憶装置を提供することにある。
〔課題を解決するための手段］
上記目的を達成するために、本発明は、センスアンプ（
ＳＡＯ，５ＡＩ）と共通データ線（ＤＢｔＪＳ、ＤＢＵ
Ｓ）とがトランスファーゲート（Ｑ、、Ｑ２．Ｑ、、Ｑ
、）を介して接続されている半導体記憶装置において、
トランスファーゲート（Ｑｌ、Ｑｚ 、Ｑｓ 、Ｑ−）
にデータ読み出し時とデータ書き込み時とで異なる電圧
を印加するための回路（Ｑ９ 、Ｑ、。、Ｑ、）が設け
られている。
ＳＡＯ，５ＡＩ）と共通データ線（ＤＢｔＪＳ、ＤＢＵ
Ｓ）とがトランスファーゲート（Ｑ、、Ｑ２．Ｑ、、Ｑ
、）を介して接続されている半導体記憶装置において、
トランスファーゲート（Ｑｌ、Ｑｚ 、Ｑｓ 、Ｑ−）
にデータ読み出し時とデータ書き込み時とで異なる電圧
を印加するための回路（Ｑ９ 、Ｑ、。、Ｑ、）が設け
られている。
上述のように構成された本発明の半導体記憶装置によれ
ば、トランスファーゲート（Ｑ８．Ｑｚ 。
ば、トランスファーゲート（Ｑ８．Ｑｚ 。
Ｑ、、Ｑ、）にデータ読み出し時とデータ書き込み時と
で異なる電圧を印加するための回路（Ｑ、。
で異なる電圧を印加するための回路（Ｑ、。
Ｑｌ。、Ｑ、）が設けられているので、データ読み出し
時にはトランスファーゲート（Ｑ、、Ｑｚ 。
時にはトランスファーゲート（Ｑ、、Ｑｚ 。
Ｑ、、Ｑ、）に小さな電圧を印加し、データ書き込み時
にはトランスファーゲート（Ｑ＋ 、ＱｚＱ、、Ｑ、）
に大きな電圧を印加することにより、データ読み出し時
にはトランスファーゲート（Ｑ、、Ｑ、、Ｑ、、Ｑ、）
の電流駆動能力を小さくし、データ書き込み時にはトラ
ンスファーゲート（Ｑ＋ 、（ｈ、Ｑ！、Ｑｌ ）の電
流駆動能力を大きくすることができる。すなわち、デー
タ読み出し時とデータ書き込み時とでトランスファーゲ
ート（Ｑ、、Ｑ２．Ｑ、、Ｑ、）の電流駆動能力の最適
化を図ることができる。これによって、データ読み出し
及びデータ書き込みの動作マージンの向上を図ることが
できる。また、データ読み出し時にはトランスファーゲ
ート（Ｑ＋ 、Ｑｚ 。
にはトランスファーゲート（Ｑ＋ 、ＱｚＱ、、Ｑ、）
に大きな電圧を印加することにより、データ読み出し時
にはトランスファーゲート（Ｑ、、Ｑ、、Ｑ、、Ｑ、）
の電流駆動能力を小さくし、データ書き込み時にはトラ
ンスファーゲート（Ｑ＋ 、（ｈ、Ｑ！、Ｑｌ ）の電
流駆動能力を大きくすることができる。すなわち、デー
タ読み出し時とデータ書き込み時とでトランスファーゲ
ート（Ｑ、、Ｑ２．Ｑ、、Ｑ、）の電流駆動能力の最適
化を図ることができる。これによって、データ読み出し
及びデータ書き込みの動作マージンの向上を図ることが
できる。また、データ読み出し時にはトランスファーゲ
ート（Ｑ＋ 、Ｑｚ 。
Ｑ、、Ｑ、）の電流駆動能力を小さくすることができる
ことから、データバス（ＤＢＵＳ、Ｄπ万Ｓ）に雑音が
発生してもセンスアンプ（ＳＡＯ。
ことから、データバス（ＤＢＵＳ、Ｄπ万Ｓ）に雑音が
発生してもセンスアンプ（ＳＡＯ。
５ＡＩ）が反転しにくくなり、このためデータバス（Ｄ
ＢＵＳ、ＤＢＵＳ）に雑音が発生することによるデータ
読み出し時の誤動作を防止することができる。さらに、
データ書き込み時にはトランスファーゲート（Ｑｌ、Ｑ
−、Ｑｌ、Ｑ４）の電流駆動能力を大きくすることがで
きることから、センスアンプ（ＳＡＯ，５ＡＩ）を容易
に反転させることができ、これによってデータ書き込み
を高速で行うことができる。
ＢＵＳ、ＤＢＵＳ）に雑音が発生することによるデータ
読み出し時の誤動作を防止することができる。さらに、
データ書き込み時にはトランスファーゲート（Ｑｌ、Ｑ
−、Ｑｌ、Ｑ４）の電流駆動能力を大きくすることがで
きることから、センスアンプ（ＳＡＯ，５ＡＩ）を容易
に反転させることができ、これによってデータ書き込み
を高速で行うことができる。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をＭＯＳダイナ逅ツクッ
クＲＡＭ用した実施例である。
明する。この実施例は、本発明をＭＯＳダイナ逅ツクッ
クＲＡＭ用した実施例である。
第１図は本発明の一実施例によるＭＯＳダイナミックＲ
ＡＭを示す。
ＡＭを示す。
第１図において、ＢＬＯ，８丁０．ＢＬＩ、万「］、・
・・はビット線、ＳＡＯ，ＳＡＩ、・・・はセンスアン
プ、ＤＢＵＳ、ＤＢＵＳはデータバスを示す。ビット線
ＢＬＯ，ＢＬＯは、トランスファーゲートを構成するト
ランジスタＱ、、Ｑ、を介してそれぞれデータ線ＤＢＵ
Ｓ、ＤＢＵＳに接続されている。同様に、ビット線ＢＬ
Ｉ、ＢＬＩは、トランスファーゲートを構成するトラン
ジスタＱ３．Ｑ４を介してそれぞれデータ線ＤＢＵＳ。
・・はビット線、ＳＡＯ，ＳＡＩ、・・・はセンスアン
プ、ＤＢＵＳ、ＤＢＵＳはデータバスを示す。ビット線
ＢＬＯ，ＢＬＯは、トランスファーゲートを構成するト
ランジスタＱ、、Ｑ、を介してそれぞれデータ線ＤＢＵ
Ｓ、ＤＢＵＳに接続されている。同様に、ビット線ＢＬ
Ｉ、ＢＬＩは、トランスファーゲートを構成するトラン
ジスタＱ３．Ｑ４を介してそれぞれデータ線ＤＢＵＳ。
ＤＢＵＳに接続されている。図示省略した他のビット線
対についても同様である。なお、これらのトランジスタ
ＱＩ、（ｂ、Ｑ−、Ｑ４はいずれもｎチャネルＭＯ３）
ランジスタである。
対についても同様である。なお、これらのトランジスタ
ＱＩ、（ｂ、Ｑ−、Ｑ４はいずれもｎチャネルＭＯ３）
ランジスタである。
一方、トランジスタＱｓ、Ｑ６から成るＣＭＯＳインバ
ータにより、図示省略したＹデコーダ（列デコーダ）の
バッファ回路が構成されている。
ータにより、図示省略したＹデコーダ（列デコーダ）の
バッファ回路が構成されている。
ここで、トランジスタＱ、はｎチャネルＭＯＳトランジ
スタ、トランジスタＱ、はｐチャネルＭＯＳトランジス
タである。このバッファ回路の出力が、トランスファー
ゲートを構成するトランジスタＱ、、Ｑ、のゲートに印
加される。同様に、トランスファー、Ｑ、から威るＣＭ
ＯＳインバータによりバッファ回路が構成され、このバ
ッファ＠路の出力がトランスファーゲートを構成するト
ランジスタＱ、、Ｑ、のゲートに印加される。
スタ、トランジスタＱ、はｐチャネルＭＯＳトランジス
タである。このバッファ回路の出力が、トランスファー
ゲートを構成するトランジスタＱ、、Ｑ、のゲートに印
加される。同様に、トランスファー、Ｑ、から威るＣＭ
ＯＳインバータによりバッファ回路が構成され、このバ
ッファ＠路の出力がトランスファーゲートを構成するト
ランジスタＱ、、Ｑ、のゲートに印加される。
この実施例においては、これらのバッファ回路の電源は
、トランジスタＱ９とトランジスタＱ Ｉｏ 。
、トランジスタＱ９とトランジスタＱ Ｉｏ 。
Ｑ、から成るＣＭＯＳインバータとにより構成される回
路から供給されるようになっている。すなわち、トラン
ジスタＱ、とトランジスタＱ ＋ ｏ ＋Ｑ ＋ ｒか
ら成るＣＭＯＳインバータとにより構成される回路の出
力がこれらのバッファ回路の電源として用いられる。こ
こで、トランジスタＱｑ。
路から供給されるようになっている。すなわち、トラン
ジスタＱ、とトランジスタＱ ＋ ｏ ＋Ｑ ＋ ｒか
ら成るＣＭＯＳインバータとにより構成される回路の出
力がこれらのバッファ回路の電源として用いられる。こ
こで、トランジスタＱｑ。
Ｑｌ。はｎチャネルＭＯ３Ｉ−ランジスタ、トランジス
タＱ、はＰチャネルＭＯ３）ランジスタである。
タＱ、はＰチャネルＭＯ３）ランジスタである。
トランジスタＱ１゜＋Ｑ＋＋から成るＣＭＯＳインバー
タの電源としては電源電圧■１１．が用いられる。
タの電源としては電源電圧■１１．が用いられる。
また、トランジスタＱ、は、トランジスタＱ、と並列に
接続されている。そして、このトランジスタＱ９のゲー
トには電源電圧■。が常に印加されており、従ってこの
トランジスタＱ、は常に導通している。
接続されている。そして、このトランジスタＱ９のゲー
トには電源電圧■。が常に印加されており、従ってこの
トランジスタＱ、は常に導通している。
次に、上述のように構成されたこの実施例によるＭＯＳ
ダイナくツクＲＡＭの動作について説明する。すなわち
、まずデータ書き込み時には、トランジスタＱ、。＋Ｑ
＋＋から成るＣＭＯＳインバータの入力に書き込み信号
が印加されてトランジスタＱ、が動作し、これによりト
ランジスタＱｖ＋Ｑ ｌｏから成るこのＣＭＯＳインバ
ータの出力は電源電圧ＶＤ、にまで上昇する。この電源
電圧ｖＤＤがバッファ回路の電源として供給され、従っ
てこのバッファ回路の出力も電源電圧■。となる。この
結果、トランスファーゲートを構成するトランジスタＱ
１．Ｑｔ 、Ｑｚ、Ｑ４のゲートには電源電圧■、。が
印加されることになる。一方、データ読み出し時には、
トランジスタＱ Ｉｌｌ、 Ｑ＋＋から威るＣＭＯＳイ
ンバータの入力に書き込み信号が加えられず、トランジ
スタＱ ｌｏは動作しない、従って、この場合には、ト
ランジスタＱ＋・＋Ｑ＋＋のトランスコンダクタンスｇ
、の比で決定されるＶＤＤよりも小さな電圧がバッファ
回路の電源として供給される。そして、バッファ回路の
出力もこの電圧となり、従ってトランスファーゲートを
構成するトランジスタＱ、、Ｑ、、Ｑ、、Ｑ、のゲート
にもこの電圧が印加されることになる。
ダイナくツクＲＡＭの動作について説明する。すなわち
、まずデータ書き込み時には、トランジスタＱ、。＋Ｑ
＋＋から成るＣＭＯＳインバータの入力に書き込み信号
が印加されてトランジスタＱ、が動作し、これによりト
ランジスタＱｖ＋Ｑ ｌｏから成るこのＣＭＯＳインバ
ータの出力は電源電圧ＶＤ、にまで上昇する。この電源
電圧ｖＤＤがバッファ回路の電源として供給され、従っ
てこのバッファ回路の出力も電源電圧■。となる。この
結果、トランスファーゲートを構成するトランジスタＱ
１．Ｑｔ 、Ｑｚ、Ｑ４のゲートには電源電圧■、。が
印加されることになる。一方、データ読み出し時には、
トランジスタＱ Ｉｌｌ、 Ｑ＋＋から威るＣＭＯＳイ
ンバータの入力に書き込み信号が加えられず、トランジ
スタＱ ｌｏは動作しない、従って、この場合には、ト
ランジスタＱ＋・＋Ｑ＋＋のトランスコンダクタンスｇ
、の比で決定されるＶＤＤよりも小さな電圧がバッファ
回路の電源として供給される。そして、バッファ回路の
出力もこの電圧となり、従ってトランスファーゲートを
構成するトランジスタＱ、、Ｑ、、Ｑ、、Ｑ、のゲート
にもこの電圧が印加されることになる。
以上のように、この実施例によれば、トランスファーゲ
ートを構成するトランジスタＱ１．Ｑｔ 。
ートを構成するトランジスタＱ１．Ｑｔ 。
Ｑ、、Ｑ、のゲートに印加する電圧をデータ読み出し時
とデータ書き込み時とで変え、データ書き込み時には電
源電圧ＶＤＤに等しい電圧を印加し、データ書き込み時
にはトランジスタＱ、、Ｑ、、のトランスコンダクタン
スｇ、、ｇｍ ′の比で決定されるＶＤｌｌよりも小
さな電圧を印加している。このため、データ読み出し時
とデータ書き込み時とでトランスファーゲートを構成す
るトランジスタＱ、、Ｑ、、Ｑ、、Ｑａの電流駆動能力
の最適化を図ることができる。これによって、データ読
み出し及びデータ書き込みの動作マージンの向上を図る
ことができる。また、データ読み出し時にはトランスフ
ァーゲートを構成するトランジスタＱ、、Ｑ、、Ｑ、、
Ｑ、の電流駆動能力を小さくすることができることから
、データバスＤＢＵＳ。
とデータ書き込み時とで変え、データ書き込み時には電
源電圧ＶＤＤに等しい電圧を印加し、データ書き込み時
にはトランジスタＱ、、Ｑ、、のトランスコンダクタン
スｇ、、ｇｍ ′の比で決定されるＶＤｌｌよりも小
さな電圧を印加している。このため、データ読み出し時
とデータ書き込み時とでトランスファーゲートを構成す
るトランジスタＱ、、Ｑ、、Ｑ、、Ｑａの電流駆動能力
の最適化を図ることができる。これによって、データ読
み出し及びデータ書き込みの動作マージンの向上を図る
ことができる。また、データ読み出し時にはトランスフ
ァーゲートを構成するトランジスタＱ、、Ｑ、、Ｑ、、
Ｑ、の電流駆動能力を小さくすることができることから
、データバスＤＢＵＳ。
ＤＢＵＳに雑音が発生することによる誤動作を防止する
ことができる。また、データ書き込み時にはトランスフ
ァーゲートを構成するトランジスタＱ、、Ｑ、、Ｑ、、
Ｑ、の電流駆動能力を大きくすることができることから
、選択されたビット線に接続されたセンスアンプを容易
に反転させることができ、従ってデータ書き込みを高速
で行うことができる。さらに、この実施例によるＭＯＳ
ダイナａツクＲＡＭは、第２図に示す従来のＭＯＳダイ
ナミックＲＡＭにトランジスタＱ？ ｒ Ｑ＋ｏ。
ことができる。また、データ書き込み時にはトランスフ
ァーゲートを構成するトランジスタＱ、、Ｑ、、Ｑ、、
Ｑ、の電流駆動能力を大きくすることができることから
、選択されたビット線に接続されたセンスアンプを容易
に反転させることができ、従ってデータ書き込みを高速
で行うことができる。さらに、この実施例によるＭＯＳ
ダイナａツクＲＡＭは、第２図に示す従来のＭＯＳダイ
ナミックＲＡＭにトランジスタＱ？ ｒ Ｑ＋ｏ。
Ｑ□から成る回路を付加するだけでよいので、従来のＭ
ＯＳダイナミックＲＡＭにおけるパターンレイアウトと
同等のパターンレイアウトでこの実施例によるＭＯＳダ
イナミックＲＡＭを実現することができる。
ＯＳダイナミックＲＡＭにおけるパターンレイアウトと
同等のパターンレイアウトでこの実施例によるＭＯＳダ
イナミックＲＡＭを実現することができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、トランジスタＱ、、
Ｑ、。、Ｑ■から威る回路により、Ｙデコーダのバッフ
ァ回路の電源をデータ書き込み時とデータ読み出し時と
で制御しているが、このトランジスタＱ？ ｒ Ｑ＋
ｏ＋ Ｑ＋＋から成る回路の代わりにこれと構成の異
なる他の回路を用いることも可能である。また、上述の
実施例においては、本発明をＭＯＳダイナミックＲＡＭ
に適用した場合について説明したが、本発明は、ＭＯＳ
スタティックＲＡＭに適用することも可能である。
Ｑ、。、Ｑ■から威る回路により、Ｙデコーダのバッフ
ァ回路の電源をデータ書き込み時とデータ読み出し時と
で制御しているが、このトランジスタＱ？ ｒ Ｑ＋
ｏ＋ Ｑ＋＋から成る回路の代わりにこれと構成の異
なる他の回路を用いることも可能である。また、上述の
実施例においては、本発明をＭＯＳダイナミックＲＡＭ
に適用した場合について説明したが、本発明は、ＭＯＳ
スタティックＲＡＭに適用することも可能である。
（発明の効果）
以上述べたように、本発明によれば、トランスファーゲ
ートにデータ読み出し時とデータ書き込み時とで異なる
電圧を印加するための回路が設けられているので、デー
タ読み出し時にはトランスファーゲートに小さな電圧を
印加することによりその電流駆動能力を小さくし、デー
タ書き込み時にはトランスファーゲートに大きな電圧を
印加することによりその電流駆動能力を大きくすること
ができる。これによって、データ読み出し時の誤動作を
防止することができるとともに、データ読み出し及び書
き込みの動作マージンの向上を図ることができる。また
、データ書き込みを高速で行うことができる。
ートにデータ読み出し時とデータ書き込み時とで異なる
電圧を印加するための回路が設けられているので、デー
タ読み出し時にはトランスファーゲートに小さな電圧を
印加することによりその電流駆動能力を小さくし、デー
タ書き込み時にはトランスファーゲートに大きな電圧を
印加することによりその電流駆動能力を大きくすること
ができる。これによって、データ読み出し時の誤動作を
防止することができるとともに、データ読み出し及び書
き込みの動作マージンの向上を図ることができる。また
、データ書き込みを高速で行うことができる。
第１図は本発明の一実施例によるＭＯＳダイナミックＲ
ＡＭを示す回路図、第２図は従来のＭＯＳダイナミック
ＲＡＭを示す回路図である。 図面における主要な符号の説明 ＢＬＯ，ＢＬＯ，ＢＬＩ、ＢＬＩ ：ピッ）ＩＳ、ＤＢ
ＵＳ、ＤＢＵＳ：データバス、 ＳＡＯ，ＳＡｌ：セ
ンスアンプ、 Ｑ、〜Ｑ、Ｉ：）ランジス夕。
ＡＭを示す回路図、第２図は従来のＭＯＳダイナミック
ＲＡＭを示す回路図である。 図面における主要な符号の説明 ＢＬＯ，ＢＬＯ，ＢＬＩ、ＢＬＩ ：ピッ）ＩＳ、ＤＢ
ＵＳ、ＤＢＵＳ：データバス、 ＳＡＯ，ＳＡｌ：セ
ンスアンプ、 Ｑ、〜Ｑ、Ｉ：）ランジス夕。
Claims (1)
- 【特許請求の範囲】 センスアンプと共通データ線とがトランスファーゲート
を介して接続されている半導体記憶装置において、 上記トランスファーゲートにデータ読み出し時とデータ
書き込み時とで異なる電圧を印加するための回路が設け
られていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1343094A JPH03203096A (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1343094A JPH03203096A (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203096A true JPH03203096A (ja) | 1991-09-04 |
Family
ID=18358896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1343094A Pending JPH03203096A (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203096A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8295101B2 (en) | 2010-02-22 | 2012-10-23 | Elpida Memory, Inc. | Semiconductor device |
-
1989
- 1989-12-28 JP JP1343094A patent/JPH03203096A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8295101B2 (en) | 2010-02-22 | 2012-10-23 | Elpida Memory, Inc. | Semiconductor device |
| US8873307B2 (en) | 2010-02-22 | 2014-10-28 | Ps4 Luxco S.A.R.L. | Semiconductor device |
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