JPH01194426A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01194426A JPH01194426A JP63020476A JP2047688A JPH01194426A JP H01194426 A JPH01194426 A JP H01194426A JP 63020476 A JP63020476 A JP 63020476A JP 2047688 A JP2047688 A JP 2047688A JP H01194426 A JPH01194426 A JP H01194426A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- region
- defect
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/50—Physical imperfections
- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/20—Intrinsic gettering, i.e. thermally inducing defects by using oxygen present in the silicon body
Landscapes
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の表層部に形成された素子に対す
る不要キャリアの影響を防止するために基板内部に意図
的に欠陥層を形成した半導体装置に関するものである。
る不要キャリアの影響を防止するために基板内部に意図
的に欠陥層を形成した半導体装置に関するものである。
半導体基板に有害な不要キャリアが発生すると、この半
導体基板に形成された素子に悪影響を及ぼすことになる
。例えばＣＣＤ ［Ｃｈａｒｇｅ ＣｏｕｐｌｅｄＤｅ
ｖｉｃｅ］では、千ノブ周辺からの迷光や周辺回路のイ
ンパクトイオン化等によって発生した不要キャリアによ
り、出力の不均一を招来する。また、グイナミソクＲＡ
Ｍでは、α線等によって発生した不要キャリアにより
、記憶内容にエラーが生じる。
導体基板に形成された素子に悪影響を及ぼすことになる
。例えばＣＣＤ ［Ｃｈａｒｇｅ ＣｏｕｐｌｅｄＤｅ
ｖｉｃｅ］では、千ノブ周辺からの迷光や周辺回路のイ
ンパクトイオン化等によって発生した不要キャリアによ
り、出力の不均一を招来する。また、グイナミソクＲＡ
Ｍでは、α線等によって発生した不要キャリアにより
、記憶内容にエラーが生じる。
このような不要キャリアによる悪影響を防止する技術と
してイントリンシック・ゲッタリング法が従来から実施
されていた。このイントリンシック・ゲッタリング法は
、半導体基板を熱処理することにより、含有酸素による
微小欠陥を基板内部に意図的に形成するものである。こ
のように基板内部に意図的な欠陥層が形成されると、素
子に有害な不要キャリアをこの欠陥層内で再結合させる
ことができる。従って、基板表層部の無欠陥層に素子を
形成すれば、基板深部からの不要キャリアの影啓を防止
することができるようになる。
してイントリンシック・ゲッタリング法が従来から実施
されていた。このイントリンシック・ゲッタリング法は
、半導体基板を熱処理することにより、含有酸素による
微小欠陥を基板内部に意図的に形成するものである。こ
のように基板内部に意図的な欠陥層が形成されると、素
子に有害な不要キャリアをこの欠陥層内で再結合させる
ことができる。従って、基板表層部の無欠陥層に素子を
形成すれば、基板深部からの不要キャリアの影啓を防止
することができるようになる。
〔発明が解決しようとする問題点］
ところが、このようなイントリンシック・ゲッタリング
法では、半導体基板の表層部において、素子を形成する
素子活性領域のみならず非活性領域にも同じ深さで無欠
陥層が形成されることになる。このため、従来の半導体
装置では、基板深部からの不要キャリアの影口を防止す
ることはできても、基板表層部の不活性領域からの不要
キャリアを阻止することができないという問題点を有し
ていた。
法では、半導体基板の表層部において、素子を形成する
素子活性領域のみならず非活性領域にも同じ深さで無欠
陥層が形成されることになる。このため、従来の半導体
装置では、基板深部からの不要キャリアの影口を防止す
ることはできても、基板表層部の不活性領域からの不要
キャリアを阻止することができないという問題点を有し
ていた。
また、不要キャリアによる悪影響を防止するために用い
るエピタキシャルウェハについても、無欠陥層が全ての
領域にわたって同じ深さに形成される点は同じであり、
基板表層部の非活性領域からの不要キャリアを阻止でき
ないという点は同様である。
るエピタキシャルウェハについても、無欠陥層が全ての
領域にわたって同じ深さに形成される点は同じであり、
基板表層部の非活性領域からの不要キャリアを阻止でき
ないという点は同様である。
本発明に係る半導体装置は、上記問題点を解決するため
に、半導体基板の内部に欠陥層を形成することにより基
板表層部を無欠陥層とした半導体装置において、素子を
形成する素子活性領域における無欠陥層に対して、非活
性領域における無欠陥層がより浅く形成されたことを特
徴としている。
に、半導体基板の内部に欠陥層を形成することにより基
板表層部を無欠陥層とした半導体装置において、素子を
形成する素子活性領域における無欠陥層に対して、非活
性領域における無欠陥層がより浅く形成されたことを特
徴としている。
ごのように非活性領域における無欠陥層を浅く形成する
には、例えば、まず短時間の高温熱処理を施すことによ
り、半導体基板全体について浅い層の含有酸素を外方拡
散させる。次に、非活性領域をマスクして長時間の高温
熱処理を施すことにより、素子活性領域についてのみ、
深い層まで含有酸素を外方拡散させる。そして、基板内
部に酸素析出物を形成する熱処理を施すことにより、含
有酸素が外方拡散された部分を欠陥層とする。すると、
基板表層部では、素子活性領域の無欠陥層が深く形成さ
れ、非活性領域の無欠陥層が浅く形成されることになる
。
には、例えば、まず短時間の高温熱処理を施すことによ
り、半導体基板全体について浅い層の含有酸素を外方拡
散させる。次に、非活性領域をマスクして長時間の高温
熱処理を施すことにより、素子活性領域についてのみ、
深い層まで含有酸素を外方拡散させる。そして、基板内
部に酸素析出物を形成する熱処理を施すことにより、含
有酸素が外方拡散された部分を欠陥層とする。すると、
基板表層部では、素子活性領域の無欠陥層が深く形成さ
れ、非活性領域の無欠陥層が浅く形成されることになる
。
上記構成により、素子活性領域には深い無欠陥層が形成
されるので、従来と同様に素子を形成することができる
。また、非活性領域においては、欠陥層が浅い層まで形
成されているので、この部分での不要キャリアの発生を
防止することができる。
されるので、従来と同様に素子を形成することができる
。また、非活性領域においては、欠陥層が浅い層まで形
成されているので、この部分での不要キャリアの発生を
防止することができる。
本発明の一実施例を第１図乃至第５図に基づいて説明す
れば、以下の通りである。
れば、以下の通りである。
第１図に示すように、半導体基板１には、内部に欠陥層
１ａが形成されている。この欠陥層１ａは、イントリン
シック・ゲッタリング法と同様に、意図的に形成された
結晶欠陥を有する層である。このため、半導体基板１の
表層部には、結晶欠陥のほとんどない無欠陥層１ｂが形
成されることになる。ただし、後に素子が形成される素
子活性領域Ａでは、基板内部の深い部分にのみ欠陥層１
ａが形成され、非活性領域Ｂでは、浅い部分にまで欠陥
層１ａが形成されている。従って、素子活性領域Ａの無
欠陥層１ｂは基板表層部の深い部分まで形成され、非活
性領域Ｂの無欠陥層１ｂは浅く形成されることになる。
１ａが形成されている。この欠陥層１ａは、イントリン
シック・ゲッタリング法と同様に、意図的に形成された
結晶欠陥を有する層である。このため、半導体基板１の
表層部には、結晶欠陥のほとんどない無欠陥層１ｂが形
成されることになる。ただし、後に素子が形成される素
子活性領域Ａでは、基板内部の深い部分にのみ欠陥層１
ａが形成され、非活性領域Ｂでは、浅い部分にまで欠陥
層１ａが形成されている。従って、素子活性領域Ａの無
欠陥層１ｂは基板表層部の深い部分まで形成され、非活
性領域Ｂの無欠陥層１ｂは浅く形成されることになる。
半導体装置は、上記無欠陥層１ｂにおける素子活性領域
Ａに素子を形成することにより作製される。
Ａに素子を形成することにより作製される。
上記半導体基板１の製造方法を説明する。
半導体基板ｌとしては、酸素を過飽和に存在させた高酸
素濃度のシリコンウェハを使用する。
素濃度のシリコンウェハを使用する。
そして、まず第２図に示すこの半導体基板１に第１熱処
理工程を施す。この第１熱処理工程は、短時間の高温熱
処理であり、これによって半導体基板１の表面の酸素原
子が外方拡散する。従って、この第１熱処理工程を終え
た半導体基板１における第２図のｎ−ｎ断面での酸素濃
度分布は、第３図に示すように、基板表層部の浅い部分
のみの酸素濃度が低下した状態となる。この第３図に示
す酸素濃度分布は、半導体基板１の全ての領域に互って
同じである。
理工程を施す。この第１熱処理工程は、短時間の高温熱
処理であり、これによって半導体基板１の表面の酸素原
子が外方拡散する。従って、この第１熱処理工程を終え
た半導体基板１における第２図のｎ−ｎ断面での酸素濃
度分布は、第３図に示すように、基板表層部の浅い部分
のみの酸素濃度が低下した状態となる。この第３図に示
す酸素濃度分布は、半導体基板１の全ての領域に互って
同じである。
次に、第４図に示すように、半導体基板ｌの表面におけ
る非活性領域Ｂ上にのみ酸化膜２及びバリア膜３を形成
する。バリア膜３は、後の第２熱処理工程において酸素
原子の外方拡散の際のバリアとなる膜である。これらの
酸化膜２及びバリア膜３は、−互生導体基板１の表面全
面を覆うように重ねて形成される。そして、フォトエツ
チングにより素子活性領域Ａ上の酸化膜２及びバリア膜
３のみを除去すれば第４図に示す状態となる。このよう
にして酸化膜２及びバリア膜３を形成した半導体基板１
に第２熱処理工程を施す。この第２熱処理工程は、長時
間の高温熱処理であり、これによって半導体基板１の表
層部の酸素原子が深く外方拡散する。従って、この第２
熱処理工程を終えた半導体基板ｌにおける第４図のＴＶ
−ｒＶ断面での酸素濃度分布は、第５図の実線に示す・
ように、基板表層部の深い部分まで酸素濃度が低下した
状態となる。ただし、バリア膜３でバリアされた非活性
領域Ｂでは、酸素原子の外方拡散が生じない。従って、
第４図のＩＶ’−ＩＶ’断面での酸素濃度分布は、第５
図の破線に示すように、基板表層部の浅い部分でのみ酸
素濃度が低下した状態が保持されている。
る非活性領域Ｂ上にのみ酸化膜２及びバリア膜３を形成
する。バリア膜３は、後の第２熱処理工程において酸素
原子の外方拡散の際のバリアとなる膜である。これらの
酸化膜２及びバリア膜３は、−互生導体基板１の表面全
面を覆うように重ねて形成される。そして、フォトエツ
チングにより素子活性領域Ａ上の酸化膜２及びバリア膜
３のみを除去すれば第４図に示す状態となる。このよう
にして酸化膜２及びバリア膜３を形成した半導体基板１
に第２熱処理工程を施す。この第２熱処理工程は、長時
間の高温熱処理であり、これによって半導体基板１の表
層部の酸素原子が深く外方拡散する。従って、この第２
熱処理工程を終えた半導体基板ｌにおける第４図のＴＶ
−ｒＶ断面での酸素濃度分布は、第５図の実線に示す・
ように、基板表層部の深い部分まで酸素濃度が低下した
状態となる。ただし、バリア膜３でバリアされた非活性
領域Ｂでは、酸素原子の外方拡散が生じない。従って、
第４図のＩＶ’−ＩＶ’断面での酸素濃度分布は、第５
図の破線に示すように、基板表層部の浅い部分でのみ酸
素濃度が低下した状態が保持されている。
このような酸素濃度分布を得た半導体基板１に第３熱処
理工程を施す。この第３熱処理工程は、低温の熱処理で
あり、これによって半導体基板１に存在する酸素原子が
析出してその部分に結晶欠陥を生じる。従って、この第
３熱処理工程を終了すると、酸素濃度の高い部分が欠陥
層１ａとなって、第１図に示すような半導体基板１が完
成する。
理工程を施す。この第３熱処理工程は、低温の熱処理で
あり、これによって半導体基板１に存在する酸素原子が
析出してその部分に結晶欠陥を生じる。従って、この第
３熱処理工程を終了すると、酸素濃度の高い部分が欠陥
層１ａとなって、第１図に示すような半導体基板１が完
成する。
このようにして製造された半導体基板ｌの素子活性領域
へには深い無欠陥層１ｂが形成されるので、従来と同様
に素子を形成して半導体装置を作製することができる。
へには深い無欠陥層１ｂが形成されるので、従来と同様
に素子を形成して半導体装置を作製することができる。
また、非活性領域Ｂにおいては、欠陥層１ａが基板表層
部の浅い層まで形成されているので、この部分での不要
キャリアの発生を防止することができる。
部の浅い層まで形成されているので、この部分での不要
キャリアの発生を防止することができる。
本発明に係る半導体装置は、以上のように、半導体基板
の内部に欠陥層を形成することにより基板表層部を無欠
陥層とした半導体装置において、素子を形成する素子活
性領域における無欠陥層に対して、非活性領域における
無欠陥層がより浅く形成された構成をなしている。
の内部に欠陥層を形成することにより基板表層部を無欠
陥層とした半導体装置において、素子を形成する素子活
性領域における無欠陥層に対して、非活性領域における
無欠陥層がより浅く形成された構成をなしている。
これにより、本発明の半導体装置は、従来と同様に基板
深部からの不要キャリアの影響を防止すると共に、基板
表層部における非活性領域で発生する不要キャリアの影
響も防止することができるという効果を奏する。
深部からの不要キャリアの影響を防止すると共に、基板
表層部における非活性領域で発生する不要キャリアの影
響も防止することができるという効果を奏する。
このため、例えばＣＣＤリニアセンサにおいては、チャ
ンネル間の出力の均一性を向上させることができる。ま
た、ＣＣＤエリアセンサにおいては、画素間の出力の均
一性を向上させることができる。さらに、ダイナミック
ＲＡＭにおいては、記憶内容のエラーの低減化を図るこ
とができる。
ンネル間の出力の均一性を向上させることができる。ま
た、ＣＣＤエリアセンサにおいては、画素間の出力の均
一性を向上させることができる。さらに、ダイナミック
ＲＡＭにおいては、記憶内容のエラーの低減化を図るこ
とができる。
第１図乃至第５図は本発明の一実施例を示すものであっ
て、第１図は半導体装置における基板の部分縦断面図、
第２図は第１熱処理工程における基板の部分縦断面図、
第３図は第１熱処理工程を終えた基板の酸素濃度分布を
示すグラフ、第４図は第２熱処理工程における基板の部
分縦断面図、第５図は第２熱処理工程を終えた基板の酸
素濃度分布を示すグラフである。 １は半導体基板、１ａは欠陥層、１ｂは無欠陥層、Ａは
素子活性領域、Ｂは非活性領域である。 第 ４図 ■′ 第 ５ 図
て、第１図は半導体装置における基板の部分縦断面図、
第２図は第１熱処理工程における基板の部分縦断面図、
第３図は第１熱処理工程を終えた基板の酸素濃度分布を
示すグラフ、第４図は第２熱処理工程における基板の部
分縦断面図、第５図は第２熱処理工程を終えた基板の酸
素濃度分布を示すグラフである。 １は半導体基板、１ａは欠陥層、１ｂは無欠陥層、Ａは
素子活性領域、Ｂは非活性領域である。 第 ４図 ■′ 第 ５ 図
Claims (1)
- １、半導体基板の内部に欠陥層を形成することにより基
板表層部を無欠陥層とした半導体装置において、素子を
形成する素子活性領域における無欠陥層に対して、非活
性領域における無欠陥層がより浅く形成されたことを特
徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020476A JPH01194426A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
| EP89300862A EP0326432A3 (en) | 1988-01-29 | 1989-01-30 | Semiconductor device having a defect-containing zone in the substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020476A JPH01194426A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194426A true JPH01194426A (ja) | 1989-08-04 |
Family
ID=12028166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020476A Pending JPH01194426A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0326432A3 (ja) |
| JP (1) | JPH01194426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015142079A (ja) * | 2014-01-30 | 2015-08-03 | シャープ株式会社 | 光電変換装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3067750D1 (en) * | 1979-07-23 | 1984-06-14 | Tokyo Shibaura Electric Co | Charge storage type semiconductor device |
| JPS5814538A (ja) * | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-01-29 JP JP63020476A patent/JPH01194426A/ja active Pending
-
1989
- 1989-01-30 EP EP89300862A patent/EP0326432A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015142079A (ja) * | 2014-01-30 | 2015-08-03 | シャープ株式会社 | 光電変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0326432A3 (en) | 1990-03-28 |
| EP0326432A2 (en) | 1989-08-02 |
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