JPH01196169A

JPH01196169A - 半導体装置の製造方法

Info

Publication number: JPH01196169A
Application number: JP63020067A
Authority: JP
Inventors: Hisao Hayashi; 久雄林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-01-30
Filing date: 1988-01-30
Publication date: 1989-08-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、半導体装置の製造方法に関し、更に詳しく
は高速なバイポーラ素子の製造に係るものである。

［発明の概要］この発明は、絶縁性基板上の半導体層を用いてバイポー
ラトランジスタを形成する半導体装置の製造方法におい
て、絶縁性基板−ヒに高不純物濃度の第１の半導体層を形成
した後、低不純物濃度の第２の半導体層をエピタキシャ
ル成長法にて形成させることにより、前記第２の半導体
層の膜厚を精度よく制御することが可能となり、コレク
タ容量が小さく高速で、しかも特性が均一な製品を製造
することを可能にするものである。

［従来の技術］従来、この種の半導体装置の製造方法としては、例えば
、第３図（Ａ）〜第３図（Ｅ）に示すように、絶縁膜上
にＳｉ膜を形成するＳ　ＯＩ　（ｓｉｌｉｃ。

ｎ　ｏｎ　１ｎｓｕｌａｔｏｒ）技術を用いてバイポー
ラトランジスタを形成する方法がある。

この従来例は、先ず、第３図（Ａ）に示すように、８１
基板１の表面を熱酸化してＳｉＯ２絶縁膜２ａを形成す
る。一方、他のＮ−形の８１基板３の一側面側にＮ゛層
４、熱酸化にｊ；るＳ１０゜絶縁膜２ｂを形成する。次
に、第３図（Ｂ）に示すように、両基板１．３に形成さ
れたＳ１０．絶縁膜２ａ、２ｂを貼り合わせて（破線で
示す）−・つの絶縁膜２を形成する。そして、第３図（
Ｃ）に示すように、Ｎ−形のＳｉ基板３を研削してＮ。

層４及びＮ−層を残す。次いて、ｄ４充てん法（ｔｒｅ
ｎｃｈ　１ｓｏｌａｔｉｏｎ）に依り、Ｓｉ基板３のＮ
−層とＮ゛雇４反応性イオンエツチング（ＲＩＥ）によ
り幅の狭い溝を形成し絶縁物（ＳｉＯ７等）で溝を埋め
て、第３図（Ｄ）に示すような素子分＃部５゜５を形成
する。そして、Ｎ−層の表面より、イオン注入を行いＰ
形のベース層６を形成し、このベース層６の下方がコレ
クタ３ａとなる。更にベース層６の」二部にＮ゛形のエ
ミッタ７を形成してノくイボーラトランジスタが完成す
る。

［発明が解決しようとする課題］しかし乍、このような従来例にあっては、第３図（Ｃ）
に示すように、Ｎ−層（Ｓｉ基板）３を研削によりコレ
クタ３ａとしての膜厚を得ようとするためその膜厚の制
御性が悪く、このＮ−層の厚さにバラツキが生じ、それ
により、デバイス特性にもバラツギが生じ、コレクタ抵
抗、コレクタ耐圧、コレクターＳｕｂ　　間容量が製品
によりハラツギを生じる問題点を有している。

本発明は、このような従来例の問題点に着目して創案さ
れたものであって、活性層の作成に際して制御性の良い
半導体装置の製造方法を得んとするものである。

Ｉ課題を解決するための手段］そこで、本発明は、絶縁性基板上に、高不純物濃度の第
１の半導体層（下層）と、低不純物濃度の第２の半導体
層（」二層）とを形成し、その後節１、第２の半導体層
にバイポーラトランジスタを形成する半導体装置の製造
方法において、前記絶縁性基板」−に前記第１の半導体
層を形成した後に、該第１の半導体層の」二に第２の半
導体層をエピタキンヤル成長法により形成するごとを、
その解決手段としている。

し作用］絶縁性基板上に高不純物濃度の第１の半導体層を形成し
、第１の半導体層の上に低不純物濃度の第２の半導体層
エピタキシャル又は選択エピタキシャルで形成すること
により、その膜厚を正確に制御出来、膜厚バラツキの発
生を防止する。そのため、素子特性を均一化することが
可能である。

［実施例］以下、本発明に係る半導体装置の製造方法の詳細を図面
に示す実施例に基づいて説明する。

第１図（Ａ）〜第１図（Ｇ）は本寅施例を工程順に説明
するための断面図である。

（Ａ）シリコンでなる半導体基板（ウエノ＼）１１表面
を鏡面に研磨し、該基板１１を高温の酸化雰囲気中に晒
し、電気絶縁性を有する５１０２絶縁膜１２を形成する
。

（Ｂ）一方、他のＮ形のＳｉ基板１４の表面にも同様に
熱酸化にて５ＩＯ２絶縁膜Ｉ３を形成し、両基板１１．
１４に形成された５１０２絶縁膜を貼り合わせて、絶縁
性基板としての絶縁［１５が形成される。

（Ｃ）Ｎ形のＳｉ基板１４を所定の厚さになるまで研削
する。

（Ｄ）このように研削されたＮ形の８１基板１４にフォ
トレジストをマスクにして例えばヒ素なとの不純物を熱
拡散させて高不純物濃度の第１の半導体層としてのＮ″
眉１６を形成する。

（Ｅ）次に、Ｎ“層１６が形成された８１基板１４の４
−に、エピクキノヤル成長法により、低不純物濃度の第
２の半導体層としてのＮ層１７を所定の１！ツさトＩに
なるまで成長さＵる。

（Ｆ）海充てん法（ｔｒｅｎｃｈ　１ｓｏｌａｔｉｏｎ
）によって、Ｎ−層１７とＮ゛層とに前記絶縁層１５に
至る幅狭な溝をＲＩ　Ｅにより形成し、絶縁物（ＳｉＯ
３等）で溝を埋めて素子分離部１８を形成する。

（Ｇ）素子分離部１８で挟まれた素子形成領域内の１）
（］記Ｎ−層１７にイオン注入を行いＰ形のベース層１
９を形成し、ごのベース層１９の上部中央に不純物を熱
拡散させてＮ°領領域エミッタ）２０を形成する。さら
に、表面に、保護膜（ＳｉＯ２）２１、配線（多結晶シ
リコン）２２を配設してバイポーラトランジスタが完成
する。

上記（Ｅ）において、エピタキシャル成長法を用いたが
、具体的には、例えばＳｔ基板１４上に、四塩化シリコ
ン（ＳｉＣσ４）をＨ２で還元してＳｉを成長させる気
相エピタキシー技術等を用いるもので、温度、ガス流量
及び時間等を制御することにより、成長する膜の厚さを
精度よく作ることが可能である。

以上、実施例について説明したが、この他に各種の設計
変更が可能である。上記実施例においては、Ｎ−層１７
にＰ形のベース層１９をイオン注入により形成したが、
熱拡散を行っても勿論よい。

また、上記実施例は、ｎｐｎ　）ランジスタの製造に本
発明を適用して説明したが、ｐｎｐトランジスタの製造
に本発明を適用しても勿論よい。

次いで、上記実施例にあっては、素子分離部１８を溝充
てん法で形成しパンチスルーを防止した構造としている
が、他の分離方法を用いて素子分離部を形成してもよい
。

さらに、上記実施例にあっては、Ｓｉ基板Ｉ４上全面に
Ｎ−層１７をエピタキシャル成長させているが、例えば
、第２図に示すような選択エピタキシャルを行ってもよ
い。即ち、上記（Ｂ）の工程において、Ｓｉ基板を所定
の厚さｈに研削した後、ＲＩＥにより所定深さの溝を形
成し、底部に不純物を熱拡散させてＮ゛層Ｉ６を形成す
る。次に該溝内に選択エピタキシャルを行ってＮ−層１
７を所望の厚さＨになるまで成長させる。なお、他の製
造工程は上記実施例と同様である。

［発明の効果］以上の説明より明らかなように、本発明にあっては、低
不純物濃度の第２の半導体層をエピタキシャル成長させ
るため、精度の高い膜厚制御が可能となり、バイポーラ
トランジスタの特性、特にコレクタ抵抗、コレクタ耐圧
、コレクターＳｕｂ間容量等が均一な製品を作れる効果
がある。

また、エピタキシャル成長により低不純物濃度の第２の
半導体層の薄膜化が可能となり、コレクタ容量を減少さ
せ、高速化を期する効果がある。

【図面の簡単な説明】

第１図（Ａ）〜第１図（Ｇ）・は本発明に係る半導体装
置の製造方法の実施例を示す断面図、第２図は同地の実
施例を示す断面図、第３図（Ａ）〜第３図（Ｅ）は従来
例を示す断面図である。１５・・・絶縁層、１６・・・Ｎ゛層（第１の半導体層
）、１７・・・Ｎ−層（第２の半導体層）。ト寸−一 −ｔＬｎ− 他の実施ｉイ″晶（Ａ）一一一）。

Claims

【特許請求の範囲】

（１）絶縁性基板上に、高不純物濃度の第１の半導体層
（下層）と、低不純物濃度の第２の半導体層（上層）と
を形成し、その後第１、第２の半導体層にバイポーラト
ランジスタを形成する半導体装置の製造方法において、前記絶縁性基板上に前記第１の半導体層を形成した後に
、該第１の半導体層の上に第２の半導体層をエピタキシ
ャル成長法により形成することを特徴とする半導体装置
の製造方法。