JPH03219737A - パターン同期回路 - Google Patents
パターン同期回路Info
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- JPH03219737A JPH03219737A JP2015186A JP1518690A JPH03219737A JP H03219737 A JPH03219737 A JP H03219737A JP 2015186 A JP2015186 A JP 2015186A JP 1518690 A JP1518690 A JP 1518690A JP H03219737 A JPH03219737 A JP H03219737A
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- 230000001360 synchronised effect Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 241000282887 Suidae Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばデジタル信号の伝送系の誤り率の測定
に用いられ、その測定に先立ち試験入力データ（擬似ラ
ンダムパターン）に基準パターン発生器を同期させるた
めのパターン同期回路に関する。
に用いられ、その測定に先立ち試験入力データ（擬似ラ
ンダムパターン）に基準パターン発生器を同期させるた
めのパターン同期回路に関する。
「従来の技術」
従来の誤り車側定器に用いられている同期回路を第３図
に示す、データ入力端子１１に入力された入力データ（
擬似ランダムパターン、一般に最長線形符号列）は多重
分離回路１２でｎ列（この例ではｎ−２）の低速データ
φ。、φ、に分離される。多重分離回路１２は例えば直
列−並列変換回路であり、入力データと同期したクロッ
クがクロック入力端子１３よりクロック除去回路１４を
通じて分周回路１５へ供給され、分周回路１５でｎ分の
１に分周され、その分周前、後の両クロックが多重分離
回路１２へ供給されて、入力データがｎ列の低速データ
に分離される。分周回路１５の出力は基準パターン発生
器１６へも供給され、基準バクーン発生器１６はその分
周されたクロックで動作し、順次位相が１／ｎ周期ずつ
ずれたｎ列の基準パターンを発生する。この例では位相
が１７２周期ずれた基準パターンＲＤ、とＲＤ、とが発
生される。これら基準パターンＲＤ、およびＲＤ ＋と
多重分離回路１２の出力低速データの対応する相のもの
φ。およびφ、とが比較回路１７゜および１７１でそれ
ぞれ比較される。これら比較回路１７゜、１７１の各比
較結果は制御回路１日へ供給される。分周回路１５の出
力はカウンタ１９で計数され、カウンタ１９の計数値は
制御回路１８へ供給される。
に示す、データ入力端子１１に入力された入力データ（
擬似ランダムパターン、一般に最長線形符号列）は多重
分離回路１２でｎ列（この例ではｎ−２）の低速データ
φ。、φ、に分離される。多重分離回路１２は例えば直
列−並列変換回路であり、入力データと同期したクロッ
クがクロック入力端子１３よりクロック除去回路１４を
通じて分周回路１５へ供給され、分周回路１５でｎ分の
１に分周され、その分周前、後の両クロックが多重分離
回路１２へ供給されて、入力データがｎ列の低速データ
に分離される。分周回路１５の出力は基準パターン発生
器１６へも供給され、基準バクーン発生器１６はその分
周されたクロックで動作し、順次位相が１／ｎ周期ずつ
ずれたｎ列の基準パターンを発生する。この例では位相
が１７２周期ずれた基準パターンＲＤ、とＲＤ、とが発
生される。これら基準パターンＲＤ、およびＲＤ ＋と
多重分離回路１２の出力低速データの対応する相のもの
φ。およびφ、とが比較回路１７゜および１７１でそれ
ぞれ比較される。これら比較回路１７゜、１７１の各比
較結果は制御回路１日へ供給される。分周回路１５の出
力はカウンタ１９で計数され、カウンタ１９の計数値は
制御回路１８へ供給される。
比較回路１７゜、１７．の何れかから不一致が出力され
ると、制御回路１８はカウンタ１９をリセットすると共
にクロック除去回路１４を制御して分周回路１５へ供給
するクロックを１個除去する。従って、多重分離回路１
２の出力低速データφ。、φ１への入力データの分配は
入力データの１クロツク分（１デ一タ分）だけ後にずら
される。
ると、制御回路１８はカウンタ１９をリセットすると共
にクロック除去回路１４を制御して分周回路１５へ供給
するクロックを１個除去する。従って、多重分離回路１
２の出力低速データφ。、φ１への入力データの分配は
入力データの１クロツク分（１デ一タ分）だけ後にずら
される。
つまり、低速データと基準パターンとの関係がずれる。
比較回路１７゜、１７１の両者とも比較結果が一致した
状態が所定数、つまり基準パターン発生器１６を構成す
るシフトレジスタの段数Ｐ（パターン周期が２′−１ビ
ツト）だけ連続して得られると、即ち、カウンタ１９の
計数値がＰになると制御回路１８は基準パターン発生器
１６が入力データに同期したと判定して出力端子１９か
らそのことを示す信号を出力し、その後、比較回路１７
゜、１７１の各不一致数、つまり誤り数を計数して誤り
率の測定を行う。
状態が所定数、つまり基準パターン発生器１６を構成す
るシフトレジスタの段数Ｐ（パターン周期が２′−１ビ
ツト）だけ連続して得られると、即ち、カウンタ１９の
計数値がＰになると制御回路１８は基準パターン発生器
１６が入力データに同期したと判定して出力端子１９か
らそのことを示す信号を出力し、その後、比較回路１７
゜、１７１の各不一致数、つまり誤り数を計数して誤り
率の測定を行う。
なお、基準パターン発生器１６が同期するまでの動作側
を第４図に示す。これは低速データの数ｎが２で、基準
パターンの周期が２３−１ビツト（Ｐ＝３）の場合であ
り、入力データをＲＥＣ。
を第４図に示す。これは低速データの数ｎが２で、基準
パターンの周期が２３−１ビツト（Ｐ＝３）の場合であ
り、入力データをＲＥＣ。
ＤＡＴＡ、そのクロックをＣＬＯＣＫ、分周回路１５の
出力クロックをり、ＣＬＯＣＫ、低速データをφ。、φ
１、同期動作開始を５ＹＮＣ３ＴＡＲＴ、基準パターン
をＲＤ、、ＲＤ、 、クロック除去回路１４に対する除
去指令をＳ、Ｃ０ＮＴ、同期状態となったことを示す出
力を５ＹＮＣとして示している。入力データＲＥＣ，Ｄ
ＡＴＡ中の上に「ａ」を付けたデータが低速データφ０
に、ｒｂＪを付けたデータが低速データφ１にそれぞれ
分離変換される。基準パターンＲＤ、のデータの右上に
付けた「×」は基準パターンＲＤ、、ＲＤ。
出力クロックをり、ＣＬＯＣＫ、低速データをφ。、φ
１、同期動作開始を５ＹＮＣ３ＴＡＲＴ、基準パターン
をＲＤ、、ＲＤ、 、クロック除去回路１４に対する除
去指令をＳ、Ｃ０ＮＴ、同期状態となったことを示す出
力を５ＹＮＣとして示している。入力データＲＥＣ，Ｄ
ＡＴＡ中の上に「ａ」を付けたデータが低速データφ０
に、ｒｂＪを付けたデータが低速データφ１にそれぞれ
分離変換される。基準パターンＲＤ、のデータの右上に
付けた「×」は基準パターンＲＤ、、ＲＤ。
と低速データφ。、φ１との各比較の結果、少なくとも
何れかが不一致となったことを示している。
何れかが不一致となったことを示している。
従って「×」の直後にクロック除去指令Ｓ、Ｃ０ＮＴが
発生し、その結果、分周回路１５は１クロツク分周動作
を停止し、分周クロックＤ、ＣＬＯＣＫは２クロツク分
同−状態となっている０図の右側部分で現れている基準
パターンＲＤ、のデータの右上に付けた「Ｏ」は基準パ
ターンＲＤ ｏおよびＲＤ、と低速データφ。およびφ
１とがそれぞれ一致したことを示し、この一致がＰ＝３
回連続すると、同期したことを示す出力５ＹＮＣが発生
する。
発生し、その結果、分周回路１５は１クロツク分周動作
を停止し、分周クロックＤ、ＣＬＯＣＫは２クロツク分
同−状態となっている０図の右側部分で現れている基準
パターンＲＤ、のデータの右上に付けた「Ｏ」は基準パ
ターンＲＤ ｏおよびＲＤ、と低速データφ。およびφ
１とがそれぞれ一致したことを示し、この一致がＰ＝３
回連続すると、同期したことを示す出力５ＹＮＣが発生
する。
「発明が解決しようとする課題」
このように従来のパターン同期回路ではｎ列の基準パタ
ーンとｎ列の低速データとを対応する相同志を比較し、
何れかが不一致の時に１クロツクだけ基準パターンの発
生をずらすものであるから、最悪の場合は同期状態にな
るために基準パターン発生器１６の基準パターンの一周
期分の時間を必要とする。
ーンとｎ列の低速データとを対応する相同志を比較し、
何れかが不一致の時に１クロツクだけ基準パターンの発
生をずらすものであるから、最悪の場合は同期状態にな
るために基準パターン発生器１６の基準パターンの一周
期分の時間を必要とする。
最近、光通信など、高速デジタル伝送が行われ、ＧＨ２
帯での利用が行われている。このデジタル伝送系に対す
る試験信号の周期が同等におさえられるため、試験信号
、つまり最長線形符号列の一周期のビット数が増大して
いる。また高速データを処理し易いように複数の低速デ
ータに分離するが、その低速データの数ｎを大にしてい
る。これらのために、入力データに基準パターン発生器
を同期させる時間が長くなり、実用的でなくなる。
帯での利用が行われている。このデジタル伝送系に対す
る試験信号の周期が同等におさえられるため、試験信号
、つまり最長線形符号列の一周期のビット数が増大して
いる。また高速データを処理し易いように複数の低速デ
ータに分離するが、その低速データの数ｎを大にしてい
る。これらのために、入力データに基準パターン発生器
を同期させる時間が長くなり、実用的でなくなる。
例えば入力データの最長線形符号列の一周期のビット数
を２２ｆｆ １、周波数ｆを２ＧＨ，、低速データの
数ｎを１６とした場合は基準パターンの一周期は６４ミ
リ秒となり、最長線形符号列の一周期のビット数を２”
−１、ｆを２ＧＨｚ 、ｎを１１とすると基準パターン
の一周期は約１７秒となる。このように試験パターン（
入力データ）の−周期のビット長が２ ”−１（＝２．
１５ ｘ １０ ”）ピントのように長大なパターンの
場合は同期に必要な時間は最大１７秒にもなり、実用的
でなくなる。
を２２ｆｆ １、周波数ｆを２ＧＨ，、低速データの
数ｎを１６とした場合は基準パターンの一周期は６４ミ
リ秒となり、最長線形符号列の一周期のビット数を２”
−１、ｆを２ＧＨｚ 、ｎを１１とすると基準パターン
の一周期は約１７秒となる。このように試験パターン（
入力データ）の−周期のビット長が２ ”−１（＝２．
１５ ｘ １０ ”）ピントのように長大なパターンの
場合は同期に必要な時間は最大１７秒にもなり、実用的
でなくなる。
「課題を解決するための手段」
この発明によればｎ列の低速データを並列にラッチする
ラッチ手段が設けられ、比較回路の出力により基準パタ
ーン発生器の発生位相を制御するに先立ち、ラッチ手段
にラッチされたデータを入力データの順に配列し、その
Ｐ個のデータを基準パターン発生器のＰ段のシフトレジ
スタにプリセットし、その後、比較回路で低速データと
基準パターンとの比較を行って基準パターン発生器の発
生位相を制御する。
ラッチ手段が設けられ、比較回路の出力により基準パタ
ーン発生器の発生位相を制御するに先立ち、ラッチ手段
にラッチされたデータを入力データの順に配列し、その
Ｐ個のデータを基準パターン発生器のＰ段のシフトレジ
スタにプリセットし、その後、比較回路で低速データと
基準パターンとの比較を行って基準パターン発生器の発
生位相を制御する。
「実施例」
第１図にこの発明の実施例を示し、第３図と対応する部
分に同一符号を付けである。この発明では多重分離回路
１２からのｎ列の低速データφ。。
分に同一符号を付けである。この発明では多重分離回路
１２からのｎ列の低速データφ。。
φ、はラッチ手段２２へも供給される。ラッチ手段２２
は例えばＲＡＭで構成され、ラッチされたデータ数の総
和が、基準パターン発生器１６のシフトレジスタの段数
Ｐ以上となるようにされる。
は例えばＲＡＭで構成され、ラッチされたデータ数の総
和が、基準パターン発生器１６のシフトレジスタの段数
Ｐ以上となるようにされる。
つまり基準パターンの周期のビット長が（２′１）ビッ
トの場合に、Ｐ個以上のデータをラッチ手段２２にラッ
チする。その後、ラッチ手段２２からそのデータを、入
力端子１１の入力データと同−順に取り出し、そのＰ個
のデータを基準パターン発生器１６のＰ段のシフトレジ
スタに並列にプリセットする０次にｎ列の低速データと
ｎ列の基準パターンとの各比較を比較回路で行い、その
比較結果として不一致出力が生じると、クロック除去回
路１４により基準パターン発生器１６へ入力するクロッ
クを１個除去することは従来と同様であり、また各比較
回路１７゜、１７□の何れからも２回連続して一致が検
出されると、同期状態と判定される。以上の処理は制御
回路１８で行う。
トの場合に、Ｐ個以上のデータをラッチ手段２２にラッ
チする。その後、ラッチ手段２２からそのデータを、入
力端子１１の入力データと同−順に取り出し、そのＰ個
のデータを基準パターン発生器１６のＰ段のシフトレジ
スタに並列にプリセットする０次にｎ列の低速データと
ｎ列の基準パターンとの各比較を比較回路で行い、その
比較結果として不一致出力が生じると、クロック除去回
路１４により基準パターン発生器１６へ入力するクロッ
クを１個除去することは従来と同様であり、また各比較
回路１７゜、１７□の何れからも２回連続して一致が検
出されると、同期状態と判定される。以上の処理は制御
回路１８で行う。
端子１１の入力データが最長線形符号の場合、変換され
たｎ列の低速データは１／ｎ周期ずつ順次位相がずれた
同一の最長線形符号となり、しかも入力データに対して
遅れている０例えば第２図Ａに示すような入力データを
二つの低速データφ・。
たｎ列の低速データは１／ｎ周期ずつ順次位相がずれた
同一の最長線形符号となり、しかも入力データに対して
遅れている０例えば第２図Ａに示すような入力データを
二つの低速データφ・。
φ、に分離変換すると、第２図Ｃ２Ｄに示すようになる
。つまり入力データと、低速データφ。
。つまり入力データと、低速データφ。
φ、とはそれぞれ同一のパターンであり、かつ例えば点
線で示すように“１”が４個連続した部分を見れば理解
されるように、入力データに対し、φ。は遅れ、φ、は
更に遅れている。従って、第１図において低速データφ
。、φ１をラッチ手段２２にラッチするが、これを読み
出して、もとの入力データと同−順にならべて、基準パ
ターン発生器１６にプリセットするため、このプリセッ
トされたデータは、低速データφ。、φ１に対して、そ
れぞれ進んだものとなり、つまり基準パターン発生器１
６より発生する基準パターンＲＤ、、ＲＤ。
線で示すように“１”が４個連続した部分を見れば理解
されるように、入力データに対し、φ。は遅れ、φ、は
更に遅れている。従って、第１図において低速データφ
。、φ１をラッチ手段２２にラッチするが、これを読み
出して、もとの入力データと同−順にならべて、基準パ
ターン発生器１６にプリセットするため、このプリセッ
トされたデータは、低速データφ。、φ１に対して、そ
れぞれ進んだものとなり、つまり基準パターン発生器１
６より発生する基準パターンＲＤ、、ＲＤ。
もそれぞれ低速データφ。、φ１に対し進んだものとな
るが、その進み量は比較的小さいため、比較回路１７゜
、１７．の比較出力での操作により、短時間で基準パタ
ーンＲＤ、、ＲＤ、を低速データφ。、φ１にそれぞれ
同期させることができる。
るが、その進み量は比較的小さいため、比較回路１７゜
、１７．の比較出力での操作により、短時間で基準パタ
ーンＲＤ、、ＲＤ、を低速データφ。、φ１にそれぞれ
同期させることができる。
なお、第２図Ａに示した入力データを、４列の低速デー
タに分離変換すると、それぞれ第２図Ｃ２Ｄ、Ｆ、Ｇに
示すようになり、それぞれ入力データと同一パターンで
、かつ入力データに対し、位相が順次遅れたものとなる
。従って、この場合もラッチ手段２２にラッチし、更に
そのラッチデータを直列データに応じて、並列に基準パ
ターン発生器１６にプリセットすれば、この時、得られ
る４列の基準パターンは４列の低速データに対し、比較
的わずか進んだものとなり、短時間で基準パターン発生
器１６を低速データに同期させることができる。以下同
様に入力データを一般にｎ列の低速データに分離変換す
る場合も、短時間で基準パターン発生器１６を低速デー
タに同期させることができる。なお、ラッチ手段２２に
ラッチすることなく、端子１１の入力データからＰ個分
のブタをシフトレジスタに直接取り込み、そのシフトレ
ジスタのＰ個のデータを並列に基準パターン発生器１６
にプリセットすることも考えられるが、この場合は高速
度のシフトレジスタを必要とする。
タに分離変換すると、それぞれ第２図Ｃ２Ｄ、Ｆ、Ｇに
示すようになり、それぞれ入力データと同一パターンで
、かつ入力データに対し、位相が順次遅れたものとなる
。従って、この場合もラッチ手段２２にラッチし、更に
そのラッチデータを直列データに応じて、並列に基準パ
ターン発生器１６にプリセットすれば、この時、得られ
る４列の基準パターンは４列の低速データに対し、比較
的わずか進んだものとなり、短時間で基準パターン発生
器１６を低速データに同期させることができる。以下同
様に入力データを一般にｎ列の低速データに分離変換す
る場合も、短時間で基準パターン発生器１６を低速デー
タに同期させることができる。なお、ラッチ手段２２に
ラッチすることなく、端子１１の入力データからＰ個分
のブタをシフトレジスタに直接取り込み、そのシフトレ
ジスタのＰ個のデータを並列に基準パターン発生器１６
にプリセットすることも考えられるが、この場合は高速
度のシフトレジスタを必要とする。
「発明の効果」
以上述べたように、この発明によれば、ｎ列の低速デー
タを少なくとも全体としてＰ個のデータ分ラッチし、こ
れらデータを元の入力データの順に配列して、基準パタ
ーン発生器に並列にプリセットするため、その時、基準
パターン発生器から得られるｎ列の基準パターンはｎ列
の低速データに対して、比較的わずか遅れたものとなり
、これら基準パターンと低速データとをそれぞれ比較し
、不一致により基準パターン発生器の発生位相を遅らせ
ることにより、短時間で基準パターンを低速データに同
期させることができる。
タを少なくとも全体としてＰ個のデータ分ラッチし、こ
れらデータを元の入力データの順に配列して、基準パタ
ーン発生器に並列にプリセットするため、その時、基準
パターン発生器から得られるｎ列の基準パターンはｎ列
の低速データに対して、比較的わずか遅れたものとなり
、これら基準パターンと低速データとをそれぞれ比較し
、不一致により基準パターン発生器の発生位相を遅らせ
ることにより、短時間で基準パターンを低速データに同
期させることができる。
【図面の簡単な説明】
第１図はこの発明の実施例を示すブロック図、第２図は
入力データを複数の低速データに分離変換した例を示す
図、第３図は従来の同期回路を示すブロック図、第４図
は従来の同期回路の動作例の各部の波形を示す図である
。
入力データを複数の低速データに分離変換した例を示す
図、第３図は従来の同期回路を示すブロック図、第４図
は従来の同期回路の動作例の各部の波形を示す図である
。
Claims (1)
- （１）入力データを多重分離回路でｎ列（ｎは２以上の
整数）の低速データに変換し、上記入力データと同期し
たクロックを分周回路でｎ分の１に分周し、その分周さ
れたクロックで基準パターン発生器を動作させ、その基
準パターン発生器から発生した位相が１／ｎ周期ずつ順
次ずれたｎ列の基準パターンと上記ｎ列の低速データと
の対応する相のものをｎ個の比較回路でそれぞれ比較し
、その比較結果として不一致出力が発生すると制御回路
により上記基準パターン発生器へ供給するクロックを除
去して上記基準パターンを上記低速データに同期させる
パターン同期回路において、 上記ｎ列の低速データを、全データ数の合計が、上記基
準パターンのパターン周期のビット長（２＾Ｐ−１）と
関連する数Ｐ以上となるまでラッチするラッチ手段が設
けられ、 そのラッチ手段にラッチされたデータを上記入力データ
と同一の順に配列して、上記基準パターン発生器のＰ段
のシフトレジスタにプリセットした後、上記比較回路の
出力による基準パターン発生器の制御を行う手段が上記
制御回路に設けられている、 ことを特徴とするパターン同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015186A JPH03219737A (ja) | 1990-01-24 | 1990-01-24 | パターン同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015186A JPH03219737A (ja) | 1990-01-24 | 1990-01-24 | パターン同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219737A true JPH03219737A (ja) | 1991-09-27 |
Family
ID=11881804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015186A Pending JPH03219737A (ja) | 1990-01-24 | 1990-01-24 | パターン同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219737A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1961146A2 (en) * | 2005-12-12 | 2008-08-27 | Qinetiq Limited | Pattern matching apparatus |
| US8145011B2 (en) | 2005-12-12 | 2012-03-27 | Qinetiq Limited | Correlation apparatus |
-
1990
- 1990-01-24 JP JP2015186A patent/JPH03219737A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1961146A2 (en) * | 2005-12-12 | 2008-08-27 | Qinetiq Limited | Pattern matching apparatus |
| US7683812B2 (en) | 2005-12-12 | 2010-03-23 | Qinetiq Limited | Pattern matching apparatus |
| US8145011B2 (en) | 2005-12-12 | 2012-03-27 | Qinetiq Limited | Correlation apparatus |
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