JPH01197846A - エラー探知回路 - Google Patents
エラー探知回路Info
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- JPH01197846A JPH01197846A JP63285944A JP28594488A JPH01197846A JP H01197846 A JPH01197846 A JP H01197846A JP 63285944 A JP63285944 A JP 63285944A JP 28594488 A JP28594488 A JP 28594488A JP H01197846 A JPH01197846 A JP H01197846A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0727—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a storage system, e.g. in a DASD or network based storage system
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、データ処理システムのエラー探知回路に間し
、特に、データ処理システム中で他モジュールへのエラ
ー伝播を引き起こす障害モジュールを識別する回路に関
する。
、特に、データ処理システム中で他モジュールへのエラ
ー伝播を引き起こす障害モジュールを識別する回路に関
する。
Ｂ、従来技術及び解決しようとする問題点多くのデータ
処理システムでは通常、データ処理回路は複数のフィー
ルド交換可能袋ｇｌ（すなわちＦＲＵ）に分割されてお
り、従って一つのＦＲＵに障害が起こっても、フィール
ドエンジニアが容易に交換でき、システムダウンの時間
を最少限にすることができる０本適用業務では、データ
処理システム中の全ＦＲＵはシステム・クロックによっ
て制御され、−ＦＲＵの出力データが他の一以上のＦＲ
ｕへ入力されるよう、内部接続される。
処理システムでは通常、データ処理回路は複数のフィー
ルド交換可能袋ｇｌ（すなわちＦＲＵ）に分割されてお
り、従って一つのＦＲＵに障害が起こっても、フィール
ドエンジニアが容易に交換でき、システムダウンの時間
を最少限にすることができる０本適用業務では、データ
処理システム中の全ＦＲＵはシステム・クロックによっ
て制御され、−ＦＲＵの出力データが他の一以上のＦＲ
ｕへ入力されるよう、内部接続される。
システム・クロック、の走行が高速のため、障害ＦＲＵ
によるエラーが探知される前に他のＦＲＵへすでにエラ
ーが伝播されてしまい、障害ＦＲＵを識別・判断するの
は回器となる。
によるエラーが探知される前に他のＦＲＵへすでにエラ
ーが伝播されてしまい、障害ＦＲＵを識別・判断するの
は回器となる。
１１ＢＭテクニカル・ディスクロージャ・ブレティン（
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ） Ｊ第２２巻第１号（１９７９年６
月）、２５５〜２５７ページ、Ｒ，Ｊ、コルヴイック・
ジュニア著「フィールド交換可能装置の拡大解決策のた
めのアルプリズム（Ａｌｇｏｒｉｔｈｍｓ ｆｏｒ Ｉ
ｎｃｒｅａｓｅｄ Ｒｅ５ｏｌｕ−ｔｉｏｎ ｏｆ Ｆ
ｉｅｌｄ Ｒｅｐｌａｃｅａｂｌｅ Ｕｎｉｔｓ） Ｊ
は、各Ｆｌ’ｔＵに常駐するエクスクル−シブ（排他的
）ＯＲ関数によりパリティチエツクを行うシステム、及
び転送ＦＲＵ・受信Ｆｌ’ｔＵいずれのエラー状況をも
識別するアルゴリズムについて述べている。
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ） Ｊ第２２巻第１号（１９７９年６
月）、２５５〜２５７ページ、Ｒ，Ｊ、コルヴイック・
ジュニア著「フィールド交換可能装置の拡大解決策のた
めのアルプリズム（Ａｌｇｏｒｉｔｈｍｓ ｆｏｒ Ｉ
ｎｃｒｅａｓｅｄ Ｒｅ５ｏｌｕ−ｔｉｏｎ ｏｆ Ｆ
ｉｅｌｄ Ｒｅｐｌａｃｅａｂｌｅ Ｕｎｉｔｓ） Ｊ
は、各Ｆｌ’ｔＵに常駐するエクスクル−シブ（排他的
）ＯＲ関数によりパリティチエツクを行うシステム、及
び転送ＦＲＵ・受信Ｆｌ’ｔＵいずれのエラー状況をも
識別するアルゴリズムについて述べている。
ｒｌＢＭテクニカル・ディスクロージャ・ブレティン（
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ） Ｊ第２６巻第１１号（１９８４年
４月）、６０７８〜６０７９ページ、ｗ、ｐ、スプロー
ル著「エラーシーケンスの捕獲（Ｅｒｒｏｒ ５ｅｑｕ
ｅｎｃｅ Ｔａｇｇｉｎｇ） Ｊは、多重機能装置を持
つ機械について述べており、そこでは、各機能装置がエ
ラーシーケンス・カウンタとエラー探知回路を持つ。エ
ラーが探知されると、各エラーシーケンス・カウンタは
同期パルスをカウントし、のちエラー探知回路がカウン
トを停止・する、その後全カウンタの内容が詳細分析さ
れ、最初に起こったエラーを判別して障害機能装置を識
別する。
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ） Ｊ第２６巻第１１号（１９８４年
４月）、６０７８〜６０７９ページ、ｗ、ｐ、スプロー
ル著「エラーシーケンスの捕獲（Ｅｒｒｏｒ ５ｅｑｕ
ｅｎｃｅ Ｔａｇｇｉｎｇ） Ｊは、多重機能装置を持
つ機械について述べており、そこでは、各機能装置がエ
ラーシーケンス・カウンタとエラー探知回路を持つ。エ
ラーが探知されると、各エラーシーケンス・カウンタは
同期パルスをカウントし、のちエラー探知回路がカウン
トを停止・する、その後全カウンタの内容が詳細分析さ
れ、最初に起こったエラーを判別して障害機能装置を識
別する。
ｒｌＢＭテクニカル・ディスクロージャ・ブレティン（
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ） Ｊ第２６巻第１１号（１９８４年
４月）、６１８７〜６１８８ページ、ＲｏＨ，パーソッ
チ他著「最初のエラーを探知する回路（Ｆｉｒｓｔ Ｅ
ｒｒｏｒ ＤｅｔｅｃｔｉｏｎＣｉｒｃｕｉｔ） Ｊは
、ラッチング回路について述べており、これは、最初の
エラー発生の徴候を、複数の障害入力線の一つから取り
出して保持（ラッチ）する、最初のエラー徴候が生じた
後に続いて、違うエラーが回路に入力されても無視され
、保持されたエラーが分析されて、構成の不備を判別す
るようになっている。
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ） Ｊ第２６巻第１１号（１９８４年
４月）、６１８７〜６１８８ページ、ＲｏＨ，パーソッ
チ他著「最初のエラーを探知する回路（Ｆｉｒｓｔ Ｅ
ｒｒｏｒ ＤｅｔｅｃｔｉｏｎＣｉｒｃｕｉｔ） Ｊは
、ラッチング回路について述べており、これは、最初の
エラー発生の徴候を、複数の障害入力線の一つから取り
出して保持（ラッチ）する、最初のエラー徴候が生じた
後に続いて、違うエラーが回路に入力されても無視され
、保持されたエラーが分析されて、構成の不備を判別す
るようになっている。
米国特許第４６７９１９５号は、複数のデータ記憶位置
を持つデータ処理システムを開示している。各データ記
憶位置は、カウンタとエラー探知器を持つ。エラーを探
知するとカウンタがカウント作業を中断するため、シス
テム・サイクルのカウントは、エラーの発生に符合する
値のままフリーズ（凍結）される。その後各データ記憶
位置のカウンタが詳細分析され、データ処理システムの
エラー状況を判別するようになっている。
を持つデータ処理システムを開示している。各データ記
憶位置は、カウンタとエラー探知器を持つ。エラーを探
知するとカウンタがカウント作業を中断するため、シス
テム・サイクルのカウントは、エラーの発生に符合する
値のままフリーズ（凍結）される。その後各データ記憶
位置のカウンタが詳細分析され、データ処理システムの
エラー状況を判別するようになっている。
本発明の目的は、内部接続モジュールシステムにおいて
最初に障害を起こしたモジュールを識別する、エラー探
知回路を提供することである。
最初に障害を起こしたモジュールを識別する、エラー探
知回路を提供することである。
さらに本発明の目的は、エラートリガで構成されるカウ
ンタ（複数モジュールを持ったシステムの各モジュール
にあり、最初に障害を起こしたモジュールを識別するカ
ウンタ）を含む、エラー探知回路を提供することである
。
ンタ（複数モジュールを持ったシステムの各モジュール
にあり、最初に障害を起こしたモジュールを識別するカ
ウンタ）を含む、エラー探知回路を提供することである
。
さらに本発明の目的は、そのように構成されるカウンタ
がガロワ・フィールド・カウンタとなる、エラー探知回
路を提供することである。
がガロワ・フィールド・カウンタとなる、エラー探知回
路を提供することである。
Ｃ０問題点を解決するための手段
本発明のエラー探知回路は、フィールド交換可能装置の
ような複数の内部接続モジュールを持ち、各モジュール
はエラーチェッカ回路を最低一つ持つ。これは、エラー
発生時にエラーチェッカ信号を生成する。各モジュール
にはエラートリガが最低一つ含まれ、これは、エラーチ
ェッカ信号の探知を受け持つべくセットされる。各エラ
ートリガはカウンタ・ステージ（段）を構成している。
ような複数の内部接続モジュールを持ち、各モジュール
はエラーチェッカ回路を最低一つ持つ。これは、エラー
発生時にエラーチェッカ信号を生成する。各モジュール
にはエラートリガが最低一つ含まれ、これは、エラーチ
ェッカ信号の探知を受け持つべくセットされる。各エラ
ートリガはカウンタ・ステージ（段）を構成している。
そのカウントによって最初のエラートリガ・セットを識
別し、それから最初に障害を起こしたモジュールを識別
する。エラートリガで構成されるカウンタは、好ましく
はガロワ・フィールド・カウンタである。これは、ステ
ージのいずれかにノン・ゼロ・インパルスを受け取った
時のみカウントを開始し、カウントの最終内容が、最初
のノン・ゼロ・インパルスの出所を示す独自の値となる
。
別し、それから最初に障害を起こしたモジュールを識別
する。エラートリガで構成されるカウンタは、好ましく
はガロワ・フィールド・カウンタである。これは、ステ
ージのいずれかにノン・ゼロ・インパルスを受け取った
時のみカウントを開始し、カウントの最終内容が、最初
のノン・ゼロ・インパルスの出所を示す独自の値となる
。
Ｄ、実施例
図解したシステム１０は、複数のフィールド交換可能装
置（ＦＲＵＩからＦＲＵ７で示しである）を含んでいる
。ＦＲＵＩからＦＩ’ｔＵ７の各フィールド交換可能装
置は、ＦＲＵＩにあるエラー分離回路（ＥＩＣ）１１と
同一の回路を持つ。ＥＩＣｌｌはフリーズ論理回路１４
、エラー報告レジスタ回路（ＥＲＲ）１６、Ｏｌ’ｔゲ
ート１８、及びエラートリガ２０より成る。エラートリ
ガ２０からの出力が、それぞれのＦＲＵの出力となる。
置（ＦＲＵＩからＦＲＵ７で示しである）を含んでいる
。ＦＲＵＩからＦＩ’ｔＵ７の各フィールド交換可能装
置は、ＦＲＵＩにあるエラー分離回路（ＥＩＣ）１１と
同一の回路を持つ。ＥＩＣｌｌはフリーズ論理回路１４
、エラー報告レジスタ回路（ＥＲＲ）１６、Ｏｌ’ｔゲ
ート１８、及びエラートリガ２０より成る。エラートリ
ガ２０からの出力が、それぞれのＦＲＵの出力となる。
すなわち、ＦＲＵＩからＦＲＵ７のエラートリガ出力部
は％０１〜０７にそれぞれ対応する。フリーズ論理１４
は、大域フリーズ信号（後述する）を受け取る人力部０
１局所フリーズ信号を受け取る第二人力部２２、及びＥ
ｒｔＲ１６の入力部２４に接続されてフリーズ報告信号
を生成する出力部２３を持つ。ＥＲＲ１６はＦＲＵのエ
ラーチェッカ回路（図示せず）から入力されるエラー人
力部２５を一以上持ち、これがエラーの発生を知らせる
。
は％０１〜０７にそれぞれ対応する。フリーズ論理１４
は、大域フリーズ信号（後述する）を受け取る人力部０
１局所フリーズ信号を受け取る第二人力部２２、及びＥ
ｒｔＲ１６の入力部２４に接続されてフリーズ報告信号
を生成する出力部２３を持つ。ＥＲＲ１６はＦＲＵのエ
ラーチェッカ回路（図示せず）から入力されるエラー人
力部２５を一以上持ち、これがエラーの発生を知らせる
。
ＥＲＲ１６はまた、ＦＲＵでのエラー発生時にエラーメ
ツセージを生成する第一出力部２６を持ち、これには発
生エラーのタイプを示す複数ビットコードが含まれるこ
とがある。ＥＦｔＲ１６はまた、第二出力部２８を持ち
、これはフリーズ論理１４の入力部２２、及びＯＲゲー
ト１８の第−人力部に接続されている。Ｏｆｔゲート１
８の第二人力部はＥＩＣｌｌの入力部Ｆと接続しており
、入力部Ｆは、カウント信号を受け取るべく直前ＦＲＬ
Ｉの（ＦＲＵＩならばＦＲＵ７の）エラートリガ出力部
と接続している。ＦＲＵ７は、前記ＦＦｔＵ１のＥＩＣ
ＩＩにあたるＥＩＣＩＩｏ及びその他の、論理支援機構
（ＬＳＳ）１２（後述する）を構成する回路を含む。
ツセージを生成する第一出力部２６を持ち、これには発
生エラーのタイプを示す複数ビットコードが含まれるこ
とがある。ＥＦｔＲ１６はまた、第二出力部２８を持ち
、これはフリーズ論理１４の入力部２２、及びＯＲゲー
ト１８の第−人力部に接続されている。Ｏｆｔゲート１
８の第二人力部はＥＩＣｌｌの入力部Ｆと接続しており
、入力部Ｆは、カウント信号を受け取るべく直前ＦＲＬ
Ｉの（ＦＲＵＩならばＦＲＵ７の）エラートリガ出力部
と接続している。ＦＲＵ７は、前記ＦＦｔＵ１のＥＩＣ
ＩＩにあたるＥＩＣＩＩｏ及びその他の、論理支援機構
（ＬＳＳ）１２（後述する）を構成する回路を含む。
ＦＲＵＩからＦＲＵ７のＥＲＲ出力端子２６はそれぞれ
ＱｌからＱｌで示してあり、プロセッサがＥＲＲ１６の
内容を分析できるよう、当技術において周知の方法によ
りエラー母線（図示せず）に接続されることがある。入
力部２４及び２５は、ＢＲＲ１６の適当な回路により典
型的に択一され、その結果、フリーズ論理１４からフリ
ーズ報告信号、あるいはいずれかの入力部２５からエラ
ーチェッカ信号を受け取ると、出力部２６ではエラーメ
ツセージ、出力部２８では局所フリーズ信号が生成され
る。この出力部２８の局所フリーズ信号は、入力部２２
を経由してフリーズ論理１４へ、及びＯＲゲート１８の
第−人力部へ入力される。
ＱｌからＱｌで示してあり、プロセッサがＥＲＲ１６の
内容を分析できるよう、当技術において周知の方法によ
りエラー母線（図示せず）に接続されることがある。入
力部２４及び２５は、ＢＲＲ１６の適当な回路により典
型的に択一され、その結果、フリーズ論理１４からフリ
ーズ報告信号、あるいはいずれかの入力部２５からエラ
ーチェッカ信号を受け取ると、出力部２６ではエラーメ
ツセージ、出力部２８では局所フリーズ信号が生成され
る。この出力部２８の局所フリーズ信号は、入力部２２
を経由してフリーズ論理１４へ、及びＯＲゲート１８の
第−人力部へ入力される。
フリーズ論理１４は、システム・クロック（図示せず）
を止める、すなわちシステム１０のデータ処理を中断す
る回路（図示せず）を含む、前述の通り、システム・ク
ロックの走行は、いずれかの入力部２５にエラーチェッ
カ信号が発生してから、フリーズ論理１４がシステム・
クロックを止めるまでの数サイクル間続く、尚、フリー
ズ論理１４は当技術において熟知されているものであり
、ここでは詳述しない。
を止める、すなわちシステム１０のデータ処理を中断す
る回路（図示せず）を含む、前述の通り、システム・ク
ロックの走行は、いずれかの入力部２５にエラーチェッ
カ信号が発生してから、フリーズ論理１４がシステム・
クロックを止めるまでの数サイクル間続く、尚、フリー
ズ論理１４は当技術において熟知されているものであり
、ここでは詳述しない。
図解したエラートリガ２０は二つの状態装置を含み、そ
のセット入力部（Ｓ）はＯＲゲート１８の出力部と接続
されて、そこからのエラー信号を受け取る。フリーズ論
、理１４は、入力部Ｇまたは第二人力部２２からの信号
によりエネーブル（活動開始）されると、ＥＲＲ１６で
のエラーチェッカ信号のレジスタ、及びＯＲゲート１８
からのエラー信号によるエラートリガのセットを、そこ
までで停止する。ＦＲＵの各エラートリガ出力部は、次
Ｆｌ’ｔＬＪの入力部Ｆ１及びＬＳＳ１２にある複数入
力ＯＲゲートのいずれかの入力部に接続される。
のセット入力部（Ｓ）はＯＲゲート１８の出力部と接続
されて、そこからのエラー信号を受け取る。フリーズ論
、理１４は、入力部Ｇまたは第二人力部２２からの信号
によりエネーブル（活動開始）されると、ＥＲＲ１６で
のエラーチェッカ信号のレジスタ、及びＯＲゲート１８
からのエラー信号によるエラートリガのセットを、そこ
までで停止する。ＦＲＵの各エラートリガ出力部は、次
Ｆｌ’ｔＬＪの入力部Ｆ１及びＬＳＳ１２にある複数入
力ＯＲゲートのいずれかの入力部に接続される。
出力部０５及び０６はエクスクル−シブＯＲゲート３１
の入力部に接続され、エクスクル−シブＯＲゲート３１
の出力部はＥＩＣＩＩｏの人力部Ｆに接続される。ＯＲ
ゲート３０の出力部は、大域フリーズ論理回路３２の人
力部に接続され、３２の出力部は、導体３５を経由して
、ＦＲＵＩからＦＲＵ７の各フィールド交換可能装置の
入力部Ｇに接続される。全ＦＲＵはシステム・クロック
により駆動されるので、ＥＲＲ１６の出力部２８からの
フリーズ信号、あるいは直前ＦＲＵがらのノン・ゼロ・
インパルスがＥＩＣの入力部Ｆを経由して出力された後
のサイクルにおいて、エラートリガ２０の出力は、ノン
・ゼロとなる。出力はその後、次クロック・サイクルに
おいてゼロ状態に戻る。
の入力部に接続され、エクスクル−シブＯＲゲート３１
の出力部はＥＩＣＩＩｏの人力部Ｆに接続される。ＯＲ
ゲート３０の出力部は、大域フリーズ論理回路３２の人
力部に接続され、３２の出力部は、導体３５を経由して
、ＦＲＵＩからＦＲＵ７の各フィールド交換可能装置の
入力部Ｇに接続される。全ＦＲＵはシステム・クロック
により駆動されるので、ＥＲＲ１６の出力部２８からの
フリーズ信号、あるいは直前ＦＲＵがらのノン・ゼロ・
インパルスがＥＩＣの入力部Ｆを経由して出力された後
のサイクルにおいて、エラートリガ２０の出力は、ノン
・ゼロとなる。出力はその後、次クロック・サイクルに
おいてゼロ状態に戻る。
図面ではエラートリガ２０はモジューロ２・カウンタと
して機能している。各エラートリガはガロワ・フィール
ド・カウンタのステージとなるよう内部接続されるので
、カウントはＧＦ（２”Ｎ）の不換多項式に従って行わ
れ、２：：Ｎがシステム・クロックを止めるのに必要な
だけのサイクル数以上になるようＮが選定される。既知
の通すガロワ・フィールド・カウンタは、ノン・ゼロ値
がいずれかのエラートリガ２０によりカウンタに人力さ
れなければ、カウントを始めない。エラーが発生すると
、最初に障害を起こしたＦＲＵのエラートリガ２０が、
ガロワ・フィールド・カウンタに最初にノン・ゼロ・イ
ンパルスを入力する。既知の通りモジューロ２・カウン
タは、多様に内部接続されることがある。これは、ガロ
ワ・フィールド・カウンタによって特定の多項方程式を
解くためである。例えば、解析される多項方程式の種類
により、エクスクル−シブ０Ｒ３１が多様に接続される
か、または−以上のエクスクル−シブＯＲゲートが使用
されることが考えられる。このようにして構成されたガ
ロワ・フィールド・カウンタに、最初にノン・ゼロ・イ
ンパルスを入力するフィールド交換可能装置は、０１か
ら０７までの出力部に現れるカウントから、常に識別で
きる。システム・クロックを止めるのに必要なサイクル
数がわかればそれにより、出力部０１から０７における
ガロワ・フィールドのカウントが分析され、どのＦＲＵ
が最初にノン・ゼロ・インパルスを人力して、ガロワ・
フィールド・カウンタな始動させたか判別できる。障害
発生を判別すると大域フリーズ論理３２は、導体３５を
経て各ＦＲＵの人力部Ｇに大域フリーズ信号を入力し、
各局所フリーズ論理１４にエラートリガ２０のセットを
中断するよう指示し、ガロワ・フィールド・カウンタの
カウントをフリーズする。いずれかの入力部２５よリエ
ラーチェッカ信号を受け取ってから、ＦＲＵｌからＦＲ
Ｕ７の局所フリーズ論理回路１４がガロワ・フィールド
のカウントをフリーズするまでのサイクル数は、明細な
設計パラメータであるため、最初のエラー発生からガロ
ワ・フィールドの最終カウントまでのサイクルは常に知
ることができる。
して機能している。各エラートリガはガロワ・フィール
ド・カウンタのステージとなるよう内部接続されるので
、カウントはＧＦ（２”Ｎ）の不換多項式に従って行わ
れ、２：：Ｎがシステム・クロックを止めるのに必要な
だけのサイクル数以上になるようＮが選定される。既知
の通すガロワ・フィールド・カウンタは、ノン・ゼロ値
がいずれかのエラートリガ２０によりカウンタに人力さ
れなければ、カウントを始めない。エラーが発生すると
、最初に障害を起こしたＦＲＵのエラートリガ２０が、
ガロワ・フィールド・カウンタに最初にノン・ゼロ・イ
ンパルスを入力する。既知の通りモジューロ２・カウン
タは、多様に内部接続されることがある。これは、ガロ
ワ・フィールド・カウンタによって特定の多項方程式を
解くためである。例えば、解析される多項方程式の種類
により、エクスクル−シブ０Ｒ３１が多様に接続される
か、または−以上のエクスクル−シブＯＲゲートが使用
されることが考えられる。このようにして構成されたガ
ロワ・フィールド・カウンタに、最初にノン・ゼロ・イ
ンパルスを入力するフィールド交換可能装置は、０１か
ら０７までの出力部に現れるカウントから、常に識別で
きる。システム・クロックを止めるのに必要なサイクル
数がわかればそれにより、出力部０１から０７における
ガロワ・フィールドのカウントが分析され、どのＦＲＵ
が最初にノン・ゼロ・インパルスを人力して、ガロワ・
フィールド・カウンタな始動させたか判別できる。障害
発生を判別すると大域フリーズ論理３２は、導体３５を
経て各ＦＲＵの人力部Ｇに大域フリーズ信号を入力し、
各局所フリーズ論理１４にエラートリガ２０のセットを
中断するよう指示し、ガロワ・フィールド・カウンタの
カウントをフリーズする。いずれかの入力部２５よリエ
ラーチェッカ信号を受け取ってから、ＦＲＵｌからＦＲ
Ｕ７の局所フリーズ論理回路１４がガロワ・フィールド
のカウントをフリーズするまでのサイクル数は、明細な
設計パラメータであるため、最初のエラー発生からガロ
ワ・フィールドの最終カウントまでのサイクルは常に知
ることができる。
エラー発生時の動作は以下の通りである。最初のエラー
発生と同時にフィールド交換可能装置のエラートリガ２
０がセットされ、最初のノン・ゼロ値をガロワ・フィー
ルド論理に入力する。−サイクル後、局所フリーズ論理
１４は、ＥＲＲ１６及び該フィールド交換可能装置のエ
ラートリガに、エラーが続いてレジスタされないよう阻
止する。
発生と同時にフィールド交換可能装置のエラートリガ２
０がセットされ、最初のノン・ゼロ値をガロワ・フィー
ルド論理に入力する。−サイクル後、局所フリーズ論理
１４は、ＥＲＲ１６及び該フィールド交換可能装置のエ
ラートリガに、エラーが続いてレジスタされないよう阻
止する。
ノン・ゼロ値はガロワ・フィールド・カウンタ及びＬＳ
Ｓ１２のカウンタ・フィードバック経路を通じて伝播し
、その結果大域フリーズ論理が大域フリーズ信号を生成
する。大域フリーズ論理３２による大域フリーズ信号生
成後に、ＦＲＵＩからＦＲＵ７のいずれかのフィールド
交換可能装置が受け取るエラーチェッカ信号は、ガロワ
・フィールド・カウンタによってカウントされない。局
所フリーズ論理回路１４の全てがフリーズされた後に、
出力部０１から０７に生じる信号から判別される独自の
値が、最初にエラーを起こしたフィールド交換可能装置
を識別する。
Ｓ１２のカウンタ・フィードバック経路を通じて伝播し
、その結果大域フリーズ論理が大域フリーズ信号を生成
する。大域フリーズ論理３２による大域フリーズ信号生
成後に、ＦＲＵＩからＦＲＵ７のいずれかのフィールド
交換可能装置が受け取るエラーチェッカ信号は、ガロワ
・フィールド・カウンタによってカウントされない。局
所フリーズ論理回路１４の全てがフリーズされた後に、
出力部０１から０７に生じる信号から判別される独自の
値が、最初にエラーを起こしたフィールド交換可能装置
を識別する。
第−表に示すのは、フィールド交換可能装置で一エラー
発生後の、出力部０１から０７に生じる信号の一番目か
ら三番目までのサイクルに対する値である。大域フリー
ズが起こったサイクルがわかれば、本表をそのサイクル
に適用して、最初に障害を起こしたフィールド交換可能
装置を判別できる。フィールド交換可能装置の障害によ
りガロワ・フィールド・カウンタがカウントを開始し、
システム・クロック停止以前にエラーが他のフィールド
交換可能装置に伝播して、多重エラーを引き起こすよう
な場合には、同様の表を作成して対応することができる
。そのような多重エラー発生の場合にも、ガロワ・フィ
ールドのカウント値は独自のものとなり、最初の障害フ
ィールド交換可能装置が識別できる。
発生後の、出力部０１から０７に生じる信号の一番目か
ら三番目までのサイクルに対する値である。大域フリー
ズが起こったサイクルがわかれば、本表をそのサイクル
に適用して、最初に障害を起こしたフィールド交換可能
装置を判別できる。フィールド交換可能装置の障害によ
りガロワ・フィールド・カウンタがカウントを開始し、
システム・クロック停止以前にエラーが他のフィールド
交換可能装置に伝播して、多重エラーを引き起こすよう
な場合には、同様の表を作成して対応することができる
。そのような多重エラー発生の場合にも、ガロワ・フィ
ールドのカウント値は独自のものとなり、最初の障害フ
ィールド交換可能装置が識別できる。
第−表
一出力部一
ＦＲＵＩのエラーの場合 サイクルｏｉｏ
ｏｏｏｏ ２ ００１００００ ａ ＦｒｔＵ２のエラーの場合 サイクルｏｏ
ｏｉｏｏｏ ３ ｏｏｏｏｉｏｏ ４ ｏｏｏｏｏ １ １ ５ １０００．００１ ６ ＦＲＵ３のエラーの場合 サイクルＦＲＵ
４のエラーの場合 サイクル１ ．１
０ ０ ０ ０ ０ ５ＦＲＵ５のエラー
の場合 サイクル０１１０．０００
５ ＦＲＵ６のエラーの場合 サイクルＦＩＩ
Ｕ７のエラーの場合 サイクルｏｏｏｏｉ
ｏｏ ｅ またあるいは入力部２５が、一つのフィールド交換可能
装置の一要素からではなく、フィールド交換可能装置の
組から入力されるエラーを示すことがある。この場合入
力部２５は、分離したガロワ・フィールド・カウンタの
大域フリーズ論理回路の出力を表わす。こういった配列
では、一つのガロワ・フィールド・カウンタはフィール
ド交換可能装置の細組かのうち一組を指し、さらにこの
ガロワ・フィールド・カウンタが、最初にエラーを起こ
したフィールド交換可能装置を指す。
ｏｏｏｏ ２ ００１００００ ａ ＦｒｔＵ２のエラーの場合 サイクルｏｏ
ｏｉｏｏｏ ３ ｏｏｏｏｉｏｏ ４ ｏｏｏｏｏ １ １ ５ １０００．００１ ６ ＦＲＵ３のエラーの場合 サイクルＦＲＵ
４のエラーの場合 サイクル１ ．１
０ ０ ０ ０ ０ ５ＦＲＵ５のエラー
の場合 サイクル０１１０．０００
５ ＦＲＵ６のエラーの場合 サイクルＦＩＩ
Ｕ７のエラーの場合 サイクルｏｏｏｏｉ
ｏｏ ｅ またあるいは入力部２５が、一つのフィールド交換可能
装置の一要素からではなく、フィールド交換可能装置の
組から入力されるエラーを示すことがある。この場合入
力部２５は、分離したガロワ・フィールド・カウンタの
大域フリーズ論理回路の出力を表わす。こういった配列
では、一つのガロワ・フィールド・カウンタはフィール
ド交換可能装置の細組かのうち一組を指し、さらにこの
ガロワ・フィールド・カウンタが、最初にエラーを起こ
したフィールド交換可能装置を指す。
Ｅ０発明の効果
最初に障害を起こした回路部分を、回路モジュール単位
（交換可能単位）で素早く発見できるので、回路交換が
容易になり、システムダウンの時間を短縮できる。
（交換可能単位）で素早く発見できるので、回路交換が
容易になり、システムダウンの時間を短縮できる。
これは本発明の概略図である。フィールド交換可能装置
（ＦＲＬＩ）を接続して、エラー発生時に障害ＦＲＵを
識別するカウンタを構成している。 １〜７・・・フィールド交換可能装置（ＦＲＵ）１０・
・・・シメテム １１・・・・エラー分離回路（Ｅｔｃ）１２・・・・論
理支援機構（ＬＳＳ） １４・・・・フリーズ論理回路 １６・・・・エラー報告レジスタ回路（ＥｒｔＲ）１８
・・・・ＯＲゲート ２０・・・・エラートリガ ３０・・・・ＯＲゲート ３１・・・・エクスクル−シブＯＲゲート３２・・・・
大域フリーズ論理回路 ３５・・・・導体 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
（ＦＲＬＩ）を接続して、エラー発生時に障害ＦＲＵを
識別するカウンタを構成している。 １〜７・・・フィールド交換可能装置（ＦＲＵ）１０・
・・・シメテム １１・・・・エラー分離回路（Ｅｔｃ）１２・・・・論
理支援機構（ＬＳＳ） １４・・・・フリーズ論理回路 １６・・・・エラー報告レジスタ回路（ＥｒｔＲ）１８
・・・・ＯＲゲート ２０・・・・エラートリガ ３０・・・・ＯＲゲート ３１・・・・エクスクル−シブＯＲゲート３２・・・・
大域フリーズ論理回路 ３５・・・・導体 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
Claims (1)
- 【特許請求の範囲】 エラーを生じた時にエラーチェッカ信号を発生する手
段を夫々持った複数個の回路モジュールを含んだシステ
ムのためのエラー探知回路であって、上記エラーチェッ
カ信号に応答してエラー信号を発生するため、上記回路
モジュールの各々に設けられたエラー探知手段と、 上記エラー探知手段のうちの対応するものから上記エラ
ー信号を受け取るための入力、及び出力を有し、上記エ
ラー探知手段からのエラー信号を感知するため、上記回
路モジュールの各々に設けられたエラートリガ手段と、 上記すべてのエラートリガ手段が夫々一つのカウンタ段
を構成するように該エラートリガ手段のすべての出力に
接続されてカウンタを形成する接続手段であって、該カ
ウンタの計数値が上記エラートリガ手段のうちの、入力
に上記エラー信号を最初に受け取つたエラートリガを指
示するようにした接続手段と、より成るエラー探知回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/148,826 US4852095A (en) | 1988-01-27 | 1988-01-27 | Error detection circuit |
| US148826 | 1988-01-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01197846A true JPH01197846A (ja) | 1989-08-09 |
| JPH0563823B2 JPH0563823B2 (ja) | 1993-09-13 |
Family
ID=22527564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285944A Granted JPH01197846A (ja) | 1988-01-27 | 1988-11-14 | エラー探知回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4852095A (ja) |
| EP (1) | EP0325727A3 (ja) |
| JP (1) | JPH01197846A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206948A (en) * | 1989-12-22 | 1993-04-27 | Bull Hn Information Systems Inc. | Bus monitor with means for selectively capturing trigger conditions |
| US5361267A (en) * | 1992-04-24 | 1994-11-01 | Digital Equipment Corporation | Scheme for error handling in a computer system |
| US6236643B1 (en) | 1997-02-14 | 2001-05-22 | Advanced Micro Devices, Inc. | Multiport data switch having variable maximum packet length |
| US6389557B1 (en) * | 1998-09-16 | 2002-05-14 | Advanced Micro Devices, Inc. | Freezing mechanism for debugging |
| US6550022B1 (en) * | 1999-11-02 | 2003-04-15 | International Business Machines Corporation | Hierarchical JTAG based checkstop architecture for computer systems |
| US20040216003A1 (en) * | 2003-04-28 | 2004-10-28 | International Business Machines Corporation | Mechanism for FRU fault isolation in distributed nodal environment |
| US7251748B2 (en) * | 2003-09-12 | 2007-07-31 | Sun Microsystems, Inc. | System and method for determining a global ordering of events using timestamps |
| JP4804408B2 (ja) * | 2007-04-17 | 2011-11-02 | 株式会社日立製作所 | ログ解析方法及び装置 |
| US9425802B1 (en) * | 2015-05-28 | 2016-08-23 | Altera Corporation | Methods and apparatus for configuring and reconfiguring a partial reconfiguration region |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4100605A (en) * | 1976-11-26 | 1978-07-11 | International Business Machines Corporation | Error status reporting |
| US4167041A (en) * | 1977-04-05 | 1979-09-04 | International Business Machines Corporation | Status reporting |
| US4139818A (en) * | 1977-09-30 | 1979-02-13 | Burroughs Corporation | Circuit means for collecting operational errors in IC chips and for identifying and storing the locations thereof |
| US4184630A (en) * | 1978-06-19 | 1980-01-22 | International Business Machines Corporation | Verifying circuit operation |
| US4679195A (en) * | 1985-04-10 | 1987-07-07 | Amdahl Corporation | Error tracking apparatus in a data processing system |
-
1988
- 1988-01-27 US US07/148,826 patent/US4852095A/en not_active Expired - Fee Related
- 1988-11-14 JP JP63285944A patent/JPH01197846A/ja active Granted
- 1988-11-26 EP EP19880119740 patent/EP0325727A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US4852095A (en) | 1989-07-25 |
| EP0325727A2 (en) | 1989-08-02 |
| JPH0563823B2 (ja) | 1993-09-13 |
| EP0325727A3 (en) | 1990-10-24 |
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| JPH0542017B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Effective date: 20040803 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040803 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070410 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070807 |