JPH01197856A - メモリアクセス管理方式 - Google Patents
メモリアクセス管理方式Info
- Publication number
- JPH01197856A JPH01197856A JP2127788A JP2127788A JPH01197856A JP H01197856 A JPH01197856 A JP H01197856A JP 2127788 A JP2127788 A JP 2127788A JP 2127788 A JP2127788 A JP 2127788A JP H01197856 A JPH01197856 A JP H01197856A
- Authority
- JP
- Japan
- Prior art keywords
- busy
- reset
- pipeline
- access request
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリアクセス管理方式に関し、特に主記憶装置のアク
セス管理をＢＵＳＹ−ＦＦ （ビジィ−ＦＦ）方式によ
り行う方式に関し、 簡単な構成で、主記憶装置のビジィ−のリセットを、ア
クセス要求に固有のビジィ−時間で最適に行うことを目
的とし、 主＆！憶装置と、複数の処理装置から主記憶装置へのア
クセス要求を主記憶装置の所定の分割単位ごとに管理す
るアクセス管理部を有し、アクセス要求が許可されて現
在ビジィ−状態の主記憶装置の記憶領域に対応したアク
セス管理部中の領域をビジィ−オンとする主記憶制御ユ
ニットと、前記分割単位ごとに設けられ、許可されたア
クセス要求に係るアドレス信号を、少なくとも当該アク
セス管理に固有のビジィ−時間だけシフトさせた後、前
記アクセス管理部中のビジィ−オンとされた領域をリセ
ットするための信号として出力するパイプラインとを具
備するシステムにおいて、各パイプラインごとに設けら
れ、各パイプラインから出力されるリセット信号が競合
したときに、パイプライン中のビジィ−時間の長い方の
リセット信号のみを選択する選択回路を設け、選択され
なかったリセット信号に係るアドレス信号を次段ヘシフ
トさせる構成である。
セス管理をＢＵＳＹ−ＦＦ （ビジィ−ＦＦ）方式によ
り行う方式に関し、 簡単な構成で、主記憶装置のビジィ−のリセットを、ア
クセス要求に固有のビジィ−時間で最適に行うことを目
的とし、 主＆！憶装置と、複数の処理装置から主記憶装置へのア
クセス要求を主記憶装置の所定の分割単位ごとに管理す
るアクセス管理部を有し、アクセス要求が許可されて現
在ビジィ−状態の主記憶装置の記憶領域に対応したアク
セス管理部中の領域をビジィ−オンとする主記憶制御ユ
ニットと、前記分割単位ごとに設けられ、許可されたア
クセス要求に係るアドレス信号を、少なくとも当該アク
セス管理に固有のビジィ−時間だけシフトさせた後、前
記アクセス管理部中のビジィ−オンとされた領域をリセ
ットするための信号として出力するパイプラインとを具
備するシステムにおいて、各パイプラインごとに設けら
れ、各パイプラインから出力されるリセット信号が競合
したときに、パイプライン中のビジィ−時間の長い方の
リセット信号のみを選択する選択回路を設け、選択され
なかったリセット信号に係るアドレス信号を次段ヘシフ
トさせる構成である。
本発明はメモリアクセス管理方式に関し、特に主２＊ｉ
ｉ＋ｉのアクセス管理をＢＵＳＹ−ＦＦ方式により行う
方式に関する。
ｉ＋ｉのアクセス管理をＢＵＳＹ−ＦＦ方式により行う
方式に関する。
コンビ１−タシステム等のデータ処理システムは通常、
大容量の主記憶装置を具備している。この主記憶装置は
、システム内の複数の処理装置（端末）によりアクセス
される。従って、同時（単位マシンサイクル当り）に複
数のアクセス要求があった場合、すなわちアクセス要求
の競合を制御する必要がある。
大容量の主記憶装置を具備している。この主記憶装置は
、システム内の複数の処理装置（端末）によりアクセス
される。従って、同時（単位マシンサイクル当り）に複
数のアクセス要求があった場合、すなわちアクセス要求
の競合を制御する必要がある。
このアクセス要求の競合を制御する方式は、従来から種
々提案されている。このうち、ＢＵＳＹ−ＦＦ方式は広
く用いられている制御方式の１つである。ＢＬＩＳＹ−
ＦＦ方式では、複数の処理装置から主記憶装置へのアク
セス要求を主記憶装置の分割単位ごとに管理するメモリ
を有し、アクセス要求が許可されて現在ビジィ−状態の
主記憶装置の記憶領域に対応したメモリ中の領域をビジ
ィ−オンする主２Ｉｔ ＩＩ ｍユニットを用いている
。このメモリは特にＢＵＳＹ−ＦＦ （ビジィ−ＦＦ）
と呼ばれ、現在ビジィ−状態（使用中）の主記憶装置の
記憶領域に対応したビジィ−ＦＦはセットされ、ビジィ
−でないところはリセットされている。主記憶装置ｔ
Ｉｌｌ ｍユニットは、処理装置から主記憶装置へのア
クセス要求があると、ビジィ−Ｆ’Ｆを参照し、アクセ
ス要求があった主記憶装置の記憶領域に対応するビジィ
−ＦＦをチエツクする。
々提案されている。このうち、ＢＵＳＹ−ＦＦ方式は広
く用いられている制御方式の１つである。ＢＬＩＳＹ−
ＦＦ方式では、複数の処理装置から主記憶装置へのアク
セス要求を主記憶装置の分割単位ごとに管理するメモリ
を有し、アクセス要求が許可されて現在ビジィ−状態の
主記憶装置の記憶領域に対応したメモリ中の領域をビジ
ィ−オンする主２Ｉｔ ＩＩ ｍユニットを用いている
。このメモリは特にＢＵＳＹ−ＦＦ （ビジィ−ＦＦ）
と呼ばれ、現在ビジィ−状態（使用中）の主記憶装置の
記憶領域に対応したビジィ−ＦＦはセットされ、ビジィ
−でないところはリセットされている。主記憶装置ｔ
Ｉｌｌ ｍユニットは、処理装置から主記憶装置へのア
クセス要求があると、ビジィ−Ｆ’Ｆを参照し、アクセ
ス要求があった主記憶装置の記憶領域に対応するビジィ
−ＦＦをチエツクする。
ビジィ−ＦＦがセットされていると、この記憶領域はビ
ジィ−状態であるとして、アクセス要求を許可しない。
ジィ−状態であるとして、アクセス要求を許可しない。
逆に、ビジィ−ＦＦがリセットされていると、この記憶
領域はビジィ−状態でないとして、アクセス要求を許可
する。この場合、２つ・以上のアクセス要求があると、
主記憶ｔｓｍユニットは所定の優先順位に従い、１つの
アクセス要求のみを許可する。
領域はビジィ−状態でないとして、アクセス要求を許可
する。この場合、２つ・以上のアクセス要求があると、
主記憶ｔｓｍユニットは所定の優先順位に従い、１つの
アクセス要求のみを許可する。
アクセス要求はアクセス要求に固有のビジィ−時間をも
っている。従って、アクセス要求が許可されて所定のビ
ジィ−Ｈｒａを経過した後は、ビジィ−ＦＦをリセット
して主記憶装置の対応する記憶領域を再び使用可能状態
に戻さなければならない。このために、従来のビジィ−
ＦＦ方式はシフトレジスタから成るパイプラインを用い
ている。
っている。従って、アクセス要求が許可されて所定のビ
ジィ−Ｈｒａを経過した後は、ビジィ−ＦＦをリセット
して主記憶装置の対応する記憶領域を再び使用可能状態
に戻さなければならない。このために、従来のビジィ−
ＦＦ方式はシフトレジスタから成るパイプラインを用い
ている。
アクセス要求が許可されると、この要求に係る主２１！
１１の記憶領域のアドレスがパイプラインに投入される
。このアドレスは、システムの１マシンサイクルごとに
パイプライン中を１つずつ伝搬する６例えば、あるアク
セス要求のビジィ−時間が１０τ（τは１マシンサイク
ル）であるとすると、このアクセス要求に係るアドレス
はパイプライン中を少な（とも１０τ転送された後、こ
のアクセス要求に係るビジィ−ＦＦをリセットするため
のリセット信号として、パイプラインから取出される。
１１の記憶領域のアドレスがパイプラインに投入される
。このアドレスは、システムの１マシンサイクルごとに
パイプライン中を１つずつ伝搬する６例えば、あるアク
セス要求のビジィ−時間が１０τ（τは１マシンサイク
ル）であるとすると、このアクセス要求に係るアドレス
はパイプライン中を少な（とも１０τ転送された後、こ
のアクセス要求に係るビジィ−ＦＦをリセットするため
のリセット信号として、パイプラインから取出される。
このパイプラインは主記憶装置が所定の分割単位ごとに
＠理されているのに対応して、この分割単位ごとに設け
られる。例えば、主記憶装置が４つに分割されていると
きは、４つのパイプラインが用意される。
＠理されているのに対応して、この分割単位ごとに設け
られる。例えば、主記憶装置が４つに分割されていると
きは、４つのパイプラインが用意される。
前述したように、ビジィ−時間はアクセス要求に固有の
値をもつ。例えば、フェッチとパーシャルストアでは異
なるビジィ−時間を有する。このため、同一時刻に１つ
のパイプラインから２つ以上のリセット信号が出力され
る場合がある。この場合、２つ以上のリセット信号をす
べてビジィ−ＦＦに供給する方法と、１つのみのリセッ
ト信号をビジィ−ＦＦに供給する方法とがある。前者の
方法は、パイプラインの各段から信号線を引き出し、ビ
ジィ−ＦＦに論理的に接続する。後習の方法は、最も長
いビジィ−時間に対応するパイプラインの段から信号線
を引ぎ出し、ビジィ−ＦＦに接続する。
値をもつ。例えば、フェッチとパーシャルストアでは異
なるビジィ−時間を有する。このため、同一時刻に１つ
のパイプラインから２つ以上のリセット信号が出力され
る場合がある。この場合、２つ以上のリセット信号をす
べてビジィ−ＦＦに供給する方法と、１つのみのリセッ
ト信号をビジィ−ＦＦに供給する方法とがある。前者の
方法は、パイプラインの各段から信号線を引き出し、ビ
ジィ−ＦＦに論理的に接続する。後習の方法は、最も長
いビジィ−時間に対応するパイプラインの段から信号線
を引ぎ出し、ビジィ−ＦＦに接続する。
しかしながら、従来のメモリアクセス管理方式は、以下
の問題点を有する。
の問題点を有する。
パイプラインの各段から信号線を引き出し、ビジィ−Ｆ
Ｆに接続する構成のメモリアクセス管理方式は、信号線
の本数が莫大なものになるという問題点がある。
Ｆに接続する構成のメモリアクセス管理方式は、信号線
の本数が莫大なものになるという問題点がある。
また、」も長いビジィ−ｓ問に対応するパイプラインの
段から信号線を引き出し、ビジィ−ＦＦに接続する構成
のメモリアクセス管理方式は、すべてのリセット信号を
最も長いビジィ−時間に合わせて出力するため、必要以
上にリセット状態が保持されてしまい、主記憶装置の使
用効率を低下させてしまうというｖＪｍ点がある。
段から信号線を引き出し、ビジィ−ＦＦに接続する構成
のメモリアクセス管理方式は、すべてのリセット信号を
最も長いビジィ−時間に合わせて出力するため、必要以
上にリセット状態が保持されてしまい、主記憶装置の使
用効率を低下させてしまうというｖＪｍ点がある。
従って、本発明は上記問題点を解決し、簡単な構成で、
主記憶装置のビジィ−のリセットを、アクセス要求に固
有のビジィ−時間で最適に行うことを目的とする。
主記憶装置のビジィ−のリセットを、アクセス要求に固
有のビジィ−時間で最適に行うことを目的とする。
第１図は本発明の原理説明図である。
主記憶装置１０はモジュール単位（バス単位）に分割さ
れている（図の例では、４分割）。
れている（図の例では、４分割）。
主記憶制御ユニット２ｏは複数の処理装置３０゜〜３０
ｘから主記憶装置１ｏへのアクセス要求を上記分割単位
ごとに管理する７クセスＩＦＪ！Ｉ！部２１ａ〜２１３
（ビジィ−ＦＦ）を有し、アクセス要求が許可されて
現在ビジィ−状態の主記憶装！！１０の記憶領域（例え
ば、Ｍａ）に対応したアクセス管理部２１０〜２１１中
の領域（例えば、アクセス管理部２１ｏの領域Ｍｂ）の
領域をビジィ−オンとする。尚、主記憶ＩＪＩＩＩユニ
ット２０は分岐１１８部２００〜２３ｊ及びネットワー
ク２３を有し、処理装置３０ ｏ〜３０３からのアクセ
ス要求の競合を所定の優先順位に従って制御し、これら
と主記憶装置２１０とを論理的に接続する。
ｘから主記憶装置１ｏへのアクセス要求を上記分割単位
ごとに管理する７クセスＩＦＪ！Ｉ！部２１ａ〜２１３
（ビジィ−ＦＦ）を有し、アクセス要求が許可されて
現在ビジィ−状態の主記憶装！！１０の記憶領域（例え
ば、Ｍａ）に対応したアクセス管理部２１０〜２１１中
の領域（例えば、アクセス管理部２１ｏの領域Ｍｂ）の
領域をビジィ−オンとする。尚、主記憶ＩＪＩＩＩユニ
ット２０は分岐１１８部２００〜２３ｊ及びネットワー
ク２３を有し、処理装置３０ ｏ〜３０３からのアクセ
ス要求の競合を所定の優先順位に従って制御し、これら
と主記憶装置２１０とを論理的に接続する。
パイプライン４０は、上記分割単位ごとに設けられたパ
イプライン４００〜４０１から成る。各パイプライン４
００〜４０ｘは許可されたアクセス要求に係るアドレス
信号を、少なくとも当該アクセス要求に固有のビジィ−
時間だけ遅延させた後、アクセス管理部２１ｏ〜２１婁
のビジィ−オンとされた領域（例えば、上記Ｍｂ、）リ
セットするためのリセット信号として出力する。
イプライン４００〜４０１から成る。各パイプライン４
００〜４０ｘは許可されたアクセス要求に係るアドレス
信号を、少なくとも当該アクセス要求に固有のビジィ−
時間だけ遅延させた後、アクセス管理部２１ｏ〜２１婁
のビジィ−オンとされた領域（例えば、上記Ｍｂ、）リ
セットするためのリセット信号として出力する。
選択回路５００〜５（ｈは各パイプライン４００〜４０
３ごとに設けられ、各パイプラインから出力されるリセ
ット信号が競合したときに、パイプライン中のビジィ−
時間の長い方のリセット信号のみを選択する。そして、
選択されなかったリセット信号に係るアドレス信号を次
段にシフトさせる。
３ごとに設けられ、各パイプラインから出力されるリセ
ット信号が競合したときに、パイプライン中のビジィ−
時間の長い方のリセット信号のみを選択する。そして、
選択されなかったリセット信号に係るアドレス信号を次
段にシフトさせる。
主記憶１１Ｊｔｌｌユニツト２０は処理装置３００〜３
０ｇからのアクセス要求があると、アクセス管理部２１
ｏ〜２１ｇを参照し、アクセス要求に係る主記憶装置１
０の記憶領域に対応するアクセス管３Ｉ！部２１ｏ〜２
１ｚの領域がビジィ−オン（セット状態）かそうでない
か（リセット状態）をチエツクする。ビジィ−オンであ
れば、主記憶制御ユニット２０はアクセス要求を許可せ
ず、ビジィ−オンでなければ、このアクセス要求を許可
し、アクセス管理部２１ｏ〜２１３のアクセス要求に係
る領域をビジィ−オン（セット状態）とする。
０ｇからのアクセス要求があると、アクセス管理部２１
ｏ〜２１ｇを参照し、アクセス要求に係る主記憶装置１
０の記憶領域に対応するアクセス管３Ｉ！部２１ｏ〜２
１ｚの領域がビジィ−オン（セット状態）かそうでない
か（リセット状態）をチエツクする。ビジィ−オンであ
れば、主記憶制御ユニット２０はアクセス要求を許可せ
ず、ビジィ−オンでなければ、このアクセス要求を許可
し、アクセス管理部２１ｏ〜２１３のアクセス要求に係
る領域をビジィ−オン（セット状態）とする。
この原、複数の処理装置から同時に同一記憶ｌＮ１１！
にアクセス要求があると、主記憶制御ユニット２０は所
定の優先順位に従い、いずれか１つのアクセス要求のみ
を許可する。
にアクセス要求があると、主記憶制御ユニット２０は所
定の優先順位に従い、いずれか１つのアクセス要求のみ
を許可する。
例えば、主記憶波Ｍ１０の記憶領域Ｍａに対するアクセ
ス要求が許可されると、主記憶制御ユニッ２０は主記憶
装置１０に記憶領域Ｍａのアドレスを送出するとともに
、記憶領域Ｍａに対応するアクセス管理部２１ｏの領域
（ビジィ−ＦＦ）Ｍｂをビジィ−オン（セット状態）と
する、また、上記アドレスは対応する分割単位のパイプ
ライン４００に投入され、１マシンサイクル（τ）ごと
にシフトされる。
ス要求が許可されると、主記憶制御ユニッ２０は主記憶
装置１０に記憶領域Ｍａのアドレスを送出するとともに
、記憶領域Ｍａに対応するアクセス管理部２１ｏの領域
（ビジィ−ＦＦ）Ｍｂをビジィ−オン（セット状態）と
する、また、上記アドレスは対応する分割単位のパイプ
ライン４００に投入され、１マシンサイクル（τ）ごと
にシフトされる。
各パイプライン４００〜４０１は、１０τ〜１２τの各
段からアドレスをリセット信号として出力する。ここで
、ビジィ−時間が１０τと１１τのアクセス要求に係る
アドレスがそれぞれパイプライン４００をシフトし、あ
る時刻で同時に、１０τのビジィ−時間のアクセス要求
に係るリセット信号がパイプライン４００の１０τの段
から出力され、１１τのビジィ−時間のアクセス要求に
係るリセット信号がパイプライン４００の段から出力さ
れたとする。これらの競合するリセット信号は、パイプ
ライン４００に対応する選択回路５０ｏに供給される。
段からアドレスをリセット信号として出力する。ここで
、ビジィ−時間が１０τと１１τのアクセス要求に係る
アドレスがそれぞれパイプライン４００をシフトし、あ
る時刻で同時に、１０τのビジィ−時間のアクセス要求
に係るリセット信号がパイプライン４００の１０τの段
から出力され、１１τのビジィ−時間のアクセス要求に
係るリセット信号がパイプライン４００の段から出力さ
れたとする。これらの競合するリセット信号は、パイプ
ライン４００に対応する選択回路５０ｏに供給される。
選択回路５０ｏはこれらのリセット信号をチエツクし、
ビジィ−時間の長い方のリセット信号のみを選択する。
ビジィ−時間の長い方のリセット信号のみを選択する。
上記の例では、パイプライン４００の１１τの段から出
力されるリセット信号が選択される。選択されたリセッ
ト信号は主記憶制御ユニット２０のアクセス管理部２１
ｏ〜２１ｍに送られ、このリセット信号で指定されるア
ドレスに係る領域のビジィ−オンをリセットする。一方
、選択されなかったリセット信号は次段に送られ、次の
マシンサイクルで再びパイプライン４００から取り出さ
れ、同様に処理される。
力されるリセット信号が選択される。選択されたリセッ
ト信号は主記憶制御ユニット２０のアクセス管理部２１
ｏ〜２１ｍに送られ、このリセット信号で指定されるア
ドレスに係る領域のビジィ−オンをリセットする。一方
、選択されなかったリセット信号は次段に送られ、次の
マシンサイクルで再びパイプライン４００から取り出さ
れ、同様に処理される。
〔実施例〕
以下、本発明の一実施例を図面を参照して詳細に説明す
る。
る。
第２図は、本発明の一実施例の主要部の回路図である。
図示する回路はパイプライン４００の最後の３段（１０
τ〜１２τ）と、選択回路５０゜の内部の回路に相当す
る。
τ〜１２τ）と、選択回路５０゜の内部の回路に相当す
る。
パイプライン４００はシフトレジスタで構成され、各段
のシフトレジスタは有効ビットＶ１アドレスＡＤＲ８，
オペレーションコード（以下、単にオペコードという）
ＯＰ及びパリティビットＰを格納する。有効ビット■は
、アドレスＡＤＲ８がリセット信号として選択されるま
では“１”であり、−旦選択されると＃ ＯＨに設定さ
れる。アドレスＡＤＲ８は第１図の主記憶制御ユニット
２０から主記憶装置１０に与えられるアドレスのうちの
下位アドレスであり、主記憶制御ユニット２０のアクセ
ス管理部２１（１〜２１３のアドレスに相当する。オペ
コードＯＰは、当該アクセス要求のビジィ−時間を指示
する。パリティビットＰは誤り訂正用の情報である。
のシフトレジスタは有効ビットＶ１アドレスＡＤＲ８，
オペレーションコード（以下、単にオペコードという）
ＯＰ及びパリティビットＰを格納する。有効ビット■は
、アドレスＡＤＲ８がリセット信号として選択されるま
では“１”であり、−旦選択されると＃ ＯＨに設定さ
れる。アドレスＡＤＲ８は第１図の主記憶制御ユニット
２０から主記憶装置１０に与えられるアドレスのうちの
下位アドレスであり、主記憶制御ユニット２０のアクセ
ス管理部２１（１〜２１３のアドレスに相当する。オペ
コードＯＰは、当該アクセス要求のビジィ−時間を指示
する。パリティビットＰは誤り訂正用の情報である。
シフトレジスタ６０ａ、６０ｂにはオペコードＯＰをデ
コードするデコーダ（ＤＥＣ）６１ａ。
コードするデコーダ（ＤＥＣ）６１ａ。
６１ｂが接続されている。デコーダ６１ａ、６１ｂの出
力はそれぞれアンドゲート６２ａ、６２ｂの一方の入力
にそれぞれ供給される。アンドゲート６２ａ、６２ｂの
他方の入力にはそれぞれシフトレジスタｅｏａ、 ６ｏ
ｂから読み出された有効ビットＶが供給される。アンド
ゲート６２ａ、６２ｂの出力はそれぞれプライオリティ
−回路７０に供給される。最終段のシフトレジスタ６０
Ｇから読み出された有効ビットＶは直接プライオリティ
−回路に供給される。
力はそれぞれアンドゲート６２ａ、６２ｂの一方の入力
にそれぞれ供給される。アンドゲート６２ａ、６２ｂの
他方の入力にはそれぞれシフトレジスタｅｏａ、 ６ｏ
ｂから読み出された有効ビットＶが供給される。アンド
ゲート６２ａ、６２ｂの出力はそれぞれプライオリティ
−回路７０に供給される。最終段のシフトレジスタ６０
Ｇから読み出された有効ビットＶは直接プライオリティ
−回路に供給される。
プライオリティ−回路７０はセレクタ７１とともに、第
１図に示す選択回路５０ｏを構成する。
１図に示す選択回路５０ｏを構成する。
プライオリティ−回路７０はデコーダ６１ａ。
６１ｂ及びシフトレジスタ６０Ｃの有効ビットＶに基づ
き、最も長いビジィ−時間のアドレスＡＤＲ３を判別す
る。そして、判別結果に応じて、３つのリセット・イネ
ーブル信号ＲＩ’ＳＥＴ ＥＮＡＩ３ＬＥＡ、ＲＥＳＥ
Ｔ ＥＮＡＢＬＥ Ｂ及びＲＥＳＥ丁ＥＮＡＢＬＥ Ｃ
のレベルを設定する。これらのリセット・イネーブル信
号はセレクタ７１に供給される。また、リセット・イネ
ーブル信号ＲＥＳＥＴ ｌ：ＮＡＢＬＥ＾及びＲＥＳ［
Ｔ ＥＮＡＢＬＥ Ｂはそれぞれ反転されて、アンドゲ
ート６３ａ及び６３ｂに供給される。７ンドゲート６３
ａ及び６３ｂの他方の入力にはそれぞむ、シフトレジス
タ６０ａ及び６０ｂから読み出された有効ビットＶが供
給される、。更に、アンドゲート６３ａ及び６３ｂの出
力はそれぞれ、シフトレジスタ６０ｂ及び６０ｃに供給
される。
き、最も長いビジィ−時間のアドレスＡＤＲ３を判別す
る。そして、判別結果に応じて、３つのリセット・イネ
ーブル信号ＲＩ’ＳＥＴ ＥＮＡＩ３ＬＥＡ、ＲＥＳＥ
Ｔ ＥＮＡＢＬＥ Ｂ及びＲＥＳＥ丁ＥＮＡＢＬＥ Ｃ
のレベルを設定する。これらのリセット・イネーブル信
号はセレクタ７１に供給される。また、リセット・イネ
ーブル信号ＲＥＳＥＴ ｌ：ＮＡＢＬＥ＾及びＲＥＳ［
Ｔ ＥＮＡＢＬＥ Ｂはそれぞれ反転されて、アンドゲ
ート６３ａ及び６３ｂに供給される。７ンドゲート６３
ａ及び６３ｂの他方の入力にはそれぞむ、シフトレジス
タ６０ａ及び６０ｂから読み出された有効ビットＶが供
給される、。更に、アンドゲート６３ａ及び６３ｂの出
力はそれぞれ、シフトレジスタ６０ｂ及び６０ｃに供給
される。
次に、本実施例の動作を説明する。
まず、シフトレジスタ６０ａ及び６０ｂからそれぞれ読
み出されたオペコードＯＰはデコーダ６１ａ及び６１ｂ
でデコードされ、それぞれのビジィ−時ｒ１が判別され
る。いま、シフトレジスタ６０ａ及び６０ｂのそれぞれ
の有効ビットＶが“１”、すなわちそれぞれの７ドレス
ＡＤＲ８が未だ選択されていないとすると、デコー ダ
６１ａ及び６１ｂの出力はそれぞれアンドゲート６２ａ
及び６２ｂを通り、プライオリティ−回路７０に供給さ
れる。また、最終段のシフトレジスタ６０ｃの有効ビッ
トＶはそのまま、プライオリティ−回路７０に出力され
る。プライオリティ−回路７０はシフトレジスタ６０Ｃ
からの有効ビット■が−１”ならば、シフトレジスタ６
０ｃに格納されているアドレスＡＤＲ３をリセット信号
として選択すべく、ＲＥＳＥＴ ＥＮＡＢＬＥ Ｃ信号
をハイレベルに設定し、残りをローレベルに設定する。
み出されたオペコードＯＰはデコーダ６１ａ及び６１ｂ
でデコードされ、それぞれのビジィ−時ｒ１が判別され
る。いま、シフトレジスタ６０ａ及び６０ｂのそれぞれ
の有効ビットＶが“１”、すなわちそれぞれの７ドレス
ＡＤＲ８が未だ選択されていないとすると、デコー ダ
６１ａ及び６１ｂの出力はそれぞれアンドゲート６２ａ
及び６２ｂを通り、プライオリティ−回路７０に供給さ
れる。また、最終段のシフトレジスタ６０ｃの有効ビッ
トＶはそのまま、プライオリティ−回路７０に出力され
る。プライオリティ−回路７０はシフトレジスタ６０Ｃ
からの有効ビット■が−１”ならば、シフトレジスタ６
０ｃに格納されているアドレスＡＤＲ３をリセット信号
として選択すべく、ＲＥＳＥＴ ＥＮＡＢＬＥ Ｃ信号
をハイレベルに設定し、残りをローレベルに設定する。
これとは逆に、シフトレジスタ６０ｃからの有効ビット
Ｖが０”ならば、すなわちシフトレジスタ６０ｃのアド
レスＡＤＲ８が既にリセット信号として選択されていれ
ば、デコーダ６１ａ及び６１ｂの出力信号をチエツクす
る。
Ｖが０”ならば、すなわちシフトレジスタ６０ｃのアド
レスＡＤＲ８が既にリセット信号として選択されていれ
ば、デコーダ６１ａ及び６１ｂの出力信号をチエツクす
る。
ここで、遅延時間１０τのシフトレジスタ６０ａに接続
されているデコーダ６１ａは、デコードしたオペコード
ＯＰが１０τ以上のビジィ−時間を指示しているときは
、これに係るアクセス要求はリセット可能であるとして
、ハイレベルを出力する。また、遅延時間１１τのシフ
トレジスタ６０ｂに接続されているデコーダ６１ｂは、
デコードしたオペコードＯＰが１１τ以上のビジィ−時
間を指示しているときは、これに係るアクセス要求はリ
セット可能であるとして、ハイレベルを出力する。
されているデコーダ６１ａは、デコードしたオペコード
ＯＰが１０τ以上のビジィ−時間を指示しているときは
、これに係るアクセス要求はリセット可能であるとして
、ハイレベルを出力する。また、遅延時間１１τのシフ
トレジスタ６０ｂに接続されているデコーダ６１ｂは、
デコードしたオペコードＯＰが１１τ以上のビジィ−時
間を指示しているときは、これに係るアクセス要求はリ
セット可能であるとして、ハイレベルを出力する。
これらのデコーダ６１ａ及び６１ｂの出力を受取ったプ
ライオリティ−回路７０は、いずれの出力もハイレベル
であると、ビジィ−時間の長い方を選択する。すなわち
、シフトレジスタ６０ｂのアドレスＡＤＲ８を選択する
ために、プライオリティ−回路７０はＲＥＳＥＴ ＥＮ
ＡＢＬＥ Ｂ信号のみをハイレベルにし、残りをローレ
ベルに設定する。また、いずれかのデコーダの出力のみ
がハイレベルであれば、プライオリティ−回路７Ｇはこ
れに係るアドレスＡＤＲ８を選択する。
ライオリティ−回路７０は、いずれの出力もハイレベル
であると、ビジィ−時間の長い方を選択する。すなわち
、シフトレジスタ６０ｂのアドレスＡＤＲ８を選択する
ために、プライオリティ−回路７０はＲＥＳＥＴ ＥＮ
ＡＢＬＥ Ｂ信号のみをハイレベルにし、残りをローレ
ベルに設定する。また、いずれかのデコーダの出力のみ
がハイレベルであれば、プライオリティ−回路７Ｇはこ
れに係るアドレスＡＤＲ８を選択する。
このようにしてレベル設定されたリセット信号はセレク
タ７１に送られ、ハイレベルに対応するアドレスＡＤＲ
８のみが選択される。主記憶制御ユニット２０のアクセ
ス管理部２１ｏ〜２１３の対応するアクセス管ＪＩ！部
に送られ、この選択されたアドレスＡＤＲ８で指定され
る領域のビジィ−オンをリセットする。プライオリティ
−回路７０からのリセット・イネーブル信号ＲＥＳＥＴ
ＥＮＡＢＬＥ Ｂ及びＲＥＳＥＴ ＥＮＡＢＬＥ Ｃ
は、それぞれ反転されて７ンドゲート６３ａ及び６３ｂ
に供給される。この場合、シフトレジスタ６０ａのアド
レスＡＤＲ８が選択されたとぎは、ＲＥＳＥＴ ＥＮＡ
ＢＬＥ ｎｏｒｒ号ハローレベルになるので、アンドゲ
ート ６３ｂはシフトレジスタ６０ｂの有効ビット■の
転送を阻止する。この結果、シフトレジスタ６０ｃの有
効ビットＶは“０”に設定される。すなわち、新たにシ
フトレジスタ６０ｃのアドレスＡＤＲ８は、既に選択流
であることを示す。また、上記の場合、ＲＥＳＥＴＥＮ
ＡＢＬＥ＾信号はハイレベルになるので、アンドゲート
６３ａはシフトレジスタ６０ａの有効ビットＶ“１”を
そのまま通過させ、シフトレジスタ６０ｂに転送する。
タ７１に送られ、ハイレベルに対応するアドレスＡＤＲ
８のみが選択される。主記憶制御ユニット２０のアクセ
ス管理部２１ｏ〜２１３の対応するアクセス管ＪＩ！部
に送られ、この選択されたアドレスＡＤＲ８で指定され
る領域のビジィ−オンをリセットする。プライオリティ
−回路７０からのリセット・イネーブル信号ＲＥＳＥＴ
ＥＮＡＢＬＥ Ｂ及びＲＥＳＥＴ ＥＮＡＢＬＥ Ｃ
は、それぞれ反転されて７ンドゲート６３ａ及び６３ｂ
に供給される。この場合、シフトレジスタ６０ａのアド
レスＡＤＲ８が選択されたとぎは、ＲＥＳＥＴ ＥＮＡ
ＢＬＥ ｎｏｒｒ号ハローレベルになるので、アンドゲ
ート ６３ｂはシフトレジスタ６０ｂの有効ビット■の
転送を阻止する。この結果、シフトレジスタ６０ｃの有
効ビットＶは“０”に設定される。すなわち、新たにシ
フトレジスタ６０ｃのアドレスＡＤＲ８は、既に選択流
であることを示す。また、上記の場合、ＲＥＳＥＴＥＮ
ＡＢＬＥ＾信号はハイレベルになるので、アンドゲート
６３ａはシフトレジスタ６０ａの有効ビットＶ“１”を
そのまま通過させ、シフトレジスタ６０ｂに転送する。
以上のようにして、最終段のシフトレジスタ６０ｃのア
ドレスＡＤＲ８は最優先に選択され、それ以外のときは
ビジィ−時間が良い方のアドレスＡＤＲ８が選択され、
選択されなかったアドレスＡＤＲ８は有効ビット“１”
を保持しつつそのまま次段に転送される。
ドレスＡＤＲ８は最優先に選択され、それ以外のときは
ビジィ−時間が良い方のアドレスＡＤＲ８が選択され、
選択されなかったアドレスＡＤＲ８は有効ビット“１”
を保持しつつそのまま次段に転送される。
以上のようにすることにより、アクセス要求に固有のビ
ジィ−時間で最適に主記憶装置のビジイ−のリセットを
行うことができる。
ジィ−時間で最適に主記憶装置のビジイ−のリセットを
行うことができる。
以上の説明はパイプライン４００に係る説明であったが
、パイプライン４００〜４０３も同様である。
、パイプライン４００〜４０３も同様である。
（発明の効果〕
以上説明したように、各パイプラインから出力されるリ
セット信号が競合しとぎに、パイプライン中のビジィ−
時間の長い方のリセット信号のみを選択する選択回路を
設け、選択されなかったリセット信号に係るアドレス信
号を次段ヘシフトさせることにより、簡単な構成で、主
記憶装置のビジィ−のリセットを、アクセス要求に固有
のビジィ−時間で最適に行うことができる。
セット信号が競合しとぎに、パイプライン中のビジィ−
時間の長い方のリセット信号のみを選択する選択回路を
設け、選択されなかったリセット信号に係るアドレス信
号を次段ヘシフトさせることにより、簡単な構成で、主
記憶装置のビジィ−のリセットを、アクセス要求に固有
のビジィ−時間で最適に行うことができる。
第１図は本発明の原理ブロック図、及び第２図は本発明
の一実施例の要部回路図である。 図において、 １０は主記憶ｉｇｉ。 ２０は主記憶制御ユニット、 ２１ｏ〜２１３はアクセス管理部、 ２２ｏ〜２２ｉは分岐・ｌｌｌｌＩｌ部、２３はネット
ワーク、 ３００〜３０ｇは処ＩＮ！装置＃ｏ 〜＃３．４０ ｏ
〜４０３はパイプライン、 へ−５０ｏ〜５０３は
選択回路 である。 特許出願人 富 士 通 株式会社
の一実施例の要部回路図である。 図において、 １０は主記憶ｉｇｉ。 ２０は主記憶制御ユニット、 ２１ｏ〜２１３はアクセス管理部、 ２２ｏ〜２２ｉは分岐・ｌｌｌｌＩｌ部、２３はネット
ワーク、 ３００〜３０ｇは処ＩＮ！装置＃ｏ 〜＃３．４０ ｏ
〜４０３はパイプライン、 へ−５０ｏ〜５０３は
選択回路 である。 特許出願人 富 士 通 株式会社
Claims (1)
- 【特許請求の範囲】 主記憶装置（１０）と、 複数の処理装置（３０＿０〜３０＿３）から主記憶装置
（１０）へのアクセス要求を主記憶装置の所定の分割単
位ごとに管理するアクセス管理部（２１＿０〜２１＿３
）を有し、アクセス要求が許可されて現在ビジィー状態
の主記憶装置の（１０）の記憶領域に対応したアクセス
管理部（２１＿０〜２１＿３）中の領域をビジィーオン
とする主記憶制御ユニット（２０）と、 前記分割単位ごとに設けられ、許可されたアクセス要求
に係るアドレス信号を、少なくとも当該アクセス要求に
固有のビジィー時間だけシフトさせた後、前記アクセス
管理部（２１＿０〜２１＿３）中のビジィーオンとされ
た領域をリセットするためのリセット信号として出力す
るパイプライン（４０＿０〜４０＿３）とを具備するシ
ステムにおいて、 各パイプライン（４０＿０〜４０＿３）ごとに設けられ
、各パイプラインから出力されるリセット信号が競合し
たときに、パイプライン中のビジィー時間の長い方のリ
セット信号のみを選択する選択回路（５０＿０〜５０＿
３）を設け、選択されなかったリセット信号に係るアド
レス信号を次段へシフトさせることを特徴とするメモリ
アクセス管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021277A JP2555123B2 (ja) | 1988-02-02 | 1988-02-02 | メモリアクセス管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021277A JP2555123B2 (ja) | 1988-02-02 | 1988-02-02 | メモリアクセス管理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01197856A true JPH01197856A (ja) | 1989-08-09 |
| JP2555123B2 JP2555123B2 (ja) | 1996-11-20 |
Family
ID=12050635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63021277A Expired - Fee Related JP2555123B2 (ja) | 1988-02-02 | 1988-02-02 | メモリアクセス管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555123B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08171512A (ja) * | 1994-12-20 | 1996-07-02 | Kofu Nippon Denki Kk | メモリバンク制御装置 |
-
1988
- 1988-02-02 JP JP63021277A patent/JP2555123B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08171512A (ja) * | 1994-12-20 | 1996-07-02 | Kofu Nippon Denki Kk | メモリバンク制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555123B2 (ja) | 1996-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6118226B2 (ja) | ||
| US4718006A (en) | Data processor system having improved data throughput in a multiprocessor system | |
| CA2478570A1 (en) | Data processing apparatus and system and method for controlling memory access | |
| JPH0479026B2 (ja) | ||
| CA2324219A1 (en) | A digital signal processor reducing access contention | |
| EP0220990B1 (en) | Buffer storage control system | |
| US5627991A (en) | Cache memory having a multiplexor assembly for ordering output on a data chunk basis | |
| US7111127B2 (en) | System for supporting unlimited consecutive data stores into a cache memory | |
| JP3505728B2 (ja) | 記憶制御装置 | |
| JPH01197856A (ja) | メモリアクセス管理方式 | |
| US5168558A (en) | Apparatus and method for providing distributed control in a main memory unit of a data processing system | |
| WO2004068362A1 (en) | Processor array | |
| US6349370B1 (en) | Multiple bus shared memory parallel processor and processing method | |
| JP3265226B2 (ja) | バンクアクセス制御方式 | |
| US5276853A (en) | Cache system | |
| EP0465847B1 (en) | Memory access control having commonly shared pipeline structure | |
| US5822766A (en) | Main memory interface for high speed data transfer | |
| US6349376B1 (en) | Method for decoding addresses using comparison with range previously decoded | |
| JPS592058B2 (ja) | 記憶装置 | |
| JPH04270440A (ja) | アクセス方式 | |
| JPH0520183A (ja) | メモリアクセス制御方式 | |
| US6839820B1 (en) | Method and system for controlling data access between at least two memory arrangements | |
| JPS60178566A (ja) | アクセス制御方式 | |
| JP2972568B2 (ja) | バス拡張装置 | |
| JPS61239341A (ja) | メモリビジ−チエツク方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |