JPH01198823A - 入力回路 - Google Patents

入力回路

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JPH01198823A
JPH01198823A JP63023482A JP2348288A JPH01198823A JP H01198823 A JPH01198823 A JP H01198823A JP 63023482 A JP63023482 A JP 63023482A JP 2348288 A JP2348288 A JP 2348288A JP H01198823 A JPH01198823 A JP H01198823A
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    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H—ELECTRICITY
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    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力回路に関し、特にアナログ入力を選択する
アナログ・マルチプレクサに関する。
〔従来の技術〕
従来この種の入力回路は、ＡＤコンバータ等のアナログ
入力を選択する手段として用いられ、第５図に示すよう
な構成になっている。
ここで、１．〜ｌｎは入力端子、Ｑ５０１．　Ｑ５０３
はＮチャンネルＭＯＳＦＥＴ５Ｑ５０２．　Ｑ５０４は
ＰチャンネルＭＯ５ＦＥＴＳＮ５０１．　Ｎ５０２はイ
ンバータ、ＭＰＸＯは出力である。Ｓ０〜Ｓｎは選択信
号であり、選択信号Ｓ０がハイレベルの場合、インバー
タＮ５０１の出力がロウレベルとなりＭＯ３ＦＩＩ！Ｔ
　Ｑ５０１．Ｑ５０２が導通し、！。のレベル力＜ＭＰ
ＸＯに伝達される。
また、選択信号Ｓ０がロウレベルの場合は、インバータ
Ｎ５０１の出力がハイレベルとなりＭＯＳＦＥＴ　Ｑ５
０１．Ｑ５０２は遮断される。選択信号Ｓｎついても同
様に、Ｓｎがハイレベルの場合Ｑ５０３゜Ｑ５０４が導
通し、ロウレベルの場合遮断される。
このように選択信号８０〜Ｓｎによりそれぞれに対応し
た入力端子■。〜Ｉｎの値力＜ＭＰＸＯに伝達される。
〔発明が解決しようとする問題点〕
しかし、従来の入力回路は、ソース電極とドレイン電極
間等の寄生容量が存在するため、ＭＯＳＦＥＴが遮断状
態であっても入力端子に印加される信号の変化により出
力側も変化してしまうという欠点がある。
〔問題点を解決するための手段〕
本発明は上記に鑑みてなされたものであり、ＭＯＳＦＥ
Ｔの遮断状態において入力信号の変化が出力側に影響し
ないようにするため、ＭＯＳＦＥＴにより構成されたア
ナログ・マルチプレクサ回路において、複数の入力端子
にそれぞれ接続されるＭＯＳＦＥＴを複数個のＭＯＳＦ
ＥＴの直列接続によって構成し、その直列接続点を固定
電位とする入力回路を提供するものである。
即ち、本発明の入力回路は以下の手段を備えている。
（１１直列に接続された複数のＭＯＳＦＥＴ複数の入力
端子にそれぞれ対応してＭＯＳＦＥＴが接続される。こ
のそれぞれ対応するＭＯＳＦＥＴを複数の直列に接続さ
れたＭＯＳＦＥＴによって構成する。
（２）固定電位手段 複数の直列に接続されたＭＯＳＦＥＴの接続点に接続さ
れ、そのを接続点にアース電位あるいは電源電位等の固
定電位を印加するものである。
〔作　用〕
ある入力端子の入力を選択しないとき対応する複数の直
列に接続されたＭＯＳＦＥＴを遮断する。このとき、そ
の接続点にアース電位あるいは一定の電位を印加する。
これによって入力端子の信号が変化したときソース電極
とドレイン電極間等の寄生容量によって出力側が変化す
るのを防ぐことができる。
〔実施例〕
次に、本発明について図面を用いて説明する。
第１図は本発明の一実施例の回路図である。
１、〜ｌｎは入力端子であり、ＱＩＯｌ、　Ｑ１０２．
口１０３゜Ｑ１０６．　Ｑ１０７．　ＱｌｏＢはＮチャ
ンネルＭＯＳＦＥＴ。
Ｑ１０４．　Ｑ１０５．　Ｑ１０９．旧１０はＰチャン
ネルＭＯ５ＦＥＴＳＮＩＯＩ、　Ｎ１０２はインバータ
、３０〜Ｓｎは！。〜Ｉｎを選択する制御信号、ＭＰＸ
Ｏは出力である。制御信号Ｓ０がハイレベルの場合、イ
ンバータＮｌ０Ｉの出力はロウレベルとなりＱＩＯＩ。
Ｑ１０２．　Ｑ１０４．　Ｑ１０５が導通し、Ｑ１０３
が遮断される。従って■。に印加された値力＜ｈｐｘｏ
に伝達される。ここで、接点Ａを０１０３を介してアー
スし得るがＱ１０３が遮断されているので接点Ａがアー
スされることはない。また、制御信号Ｓ０がロウレベル
の場合、ＱＩＯＩ、　Ｑ１０２．　Ｑ１０４゜Ｑ１０５
は遮断され、旧０３が導通し、接点Ａがアースレベルに
固定される。このため、ＩＯの入力端子が信号変化して
も出力ＭＰＸＯに何ら影響を与えない。制御信号Ｓｎに
ついても同様に、ハイレベルの場合、Ｑ１０６．旧０７
．　Ｑ１０９．　ＱＩＩＯが導通し、０１０８が遮断さ
れ、Ｓｎがロウレベルの場合、Ｑ１０６．口１０７．　
Ｑ１０９．　ＱＩＩＯが遮断され、０１０８が導通ずる
。０１０８が導通ずると直列の間５ＦＥＴの接続点がア
ースされる。
第２図は本発明の第２の実施例の回路図である。Ｑ２０
１−Ｑ２０４．　Ｑ２０７〜Ｑ２１０はＮチャンネルＭ
ＯＳＦＥＴであり、Ｑ２０５．　Ｑ２０６．　Ｑ２１１
．　Ｑ２１２はＰチャンネルＭＯ５ＦＥＴである。第１
の実施例のの構成に０２０４．　Ｑ２１０を追加し、そ
のＭＯＳＦＥＴに制御信号としてＷを入力する。
第３図は第２図の動作を説明するためのタイムチャート
である。制御信号群「はＳ０〜Ｓｎ信号の変化点ｔ１〜
ｔ４の前後でロウレベルとなる制御信号である。このよ
うな制御信号によりＳ０〜Ｓｎ信号の過渡期に！。〜Ｉ
ｎ端子にＧＮＤレベルが出力されることを防止できる。
第４図は本発明の他の実施例であり、８０〜Ｓｎがロウ
レベルの場合、接続点Ａを電源電位ＶＤ＋）に固定する
例である。ここで、Ｑ４０１゜口４０２．　Ｑ４０７．
口４０８はＮチャンネルＭＯＳＦＥＴ。
Ｑ４０３．　　Ｑ４０４．　　Ｑ４０５．　　Ｑ４０６
．　　Ｑ４０９．　　Ｑ４１０．　　ロ４１１゜Ｑ４１
２はＰチャンネルＭＯＳＦＥＴ、　Ｎ４０１．　Ｎ４０
２はインバータである。この実施例は、接続点を電源電
位ｖＤＤに固定する点を除けば、前述の実施例と共通す
るので説明は省略する。
〔発明の効果〕
以上説明したように本発明は、直列接続したＭＯＳＦＥ
Ｔ！Ｔの接続点をアースレベルあるいは電源レベルに固
定することにより、入力信号の変化が出力側に影響を与
えることなく、安定な入力回路を提供することができる
。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は動作を説
明するためのタイムチャート、第４図は本発明の第３の
実施例を示す回路図、第５図は従来の入力回路を示す回
路図である。 符号の説明 Ｉ０〜Ｉ　＋ｔ−−−−−−−−−−−入力端子Ｎｌ０
１．Ｎ１０２．Ｎ２０１．Ｎ２Ｏ２，Ｎ４０１．Ｎ４０
２．Ｎ５０１゜Ｎ５０２・−・−・−−−−・インバー
タＱＩＯＩ、Ｑ１０２．Ｑ１０３．Ｑ１０６．Ｑ１０７
．ＱｌｏＢ、Ｑ２０１゜Ｑ２０２．Ｑ２０３．Ｑ２０４
．Ｑ２０７．Ｑ２０８．Ｑ２０９．Ｑ２１０゜口４０１
．　　Ｑ４０２．　　Ｑ４０７．　　Ｑ４０Ｂ、　　Ｑ
５０１．　　Ｑ５０３−・・−・−・・−Ｎチャンネル
ＭＯＳＦＥＴＱ１０４．　　Ｑ１０５．　　Ｑ１０９．
　　ＱＩＩＯ，ロ２０５．　　Ｑ２０６．　　Ｑ２１１
゜Ｑ２１２．Ｑ４０３．Ｑ４０４．Ｑ４０５．Ｑ４０６
．Ｑ４０９．Ｑ４１０゜Ｑ４１１．　Ｑ４１２．　Ｑ５
０２．　Ｑ５０４．・・・・・・・・・−・Ｐチャンネ
ルＭＯＳＦＥＴ 特許出願人　　　日本電気株式会社 代理人　弁理士　平　１）　　　忠　雄■、〜Ｉｎ・−
・・・・−人力端子 Ｎｌ０１．　Ｎ１０２．　Ｎ２０１．　Ｎ２０２−−−
４　ンハ−１ＱＩＯＩ、　Ｑ１０２．　Ｑ１０３．　Ｑ
１０６．　Ｑ１０７．　Ｑ１０８．　Ｑ２０１、　Ｑ２
０２．　Ｑ２０３．　Ｑ２０４．　Ｑ２０？、　０２０
Ｂ、　Ｑ２０９．　Ｑ２１０−−−−ＮチャンネルＭＯ
５Ｆ［４丁Ｑ１０４．　　Ｑ１０５．　　Ｑ１０９．　
　ＱＩＩＯ，Ｑ２０５．　　Ｑ２０６．　　Ｑ２１１゜
Ｑ２１２−−　Ｐ　ｆ　＋　７　ネルＭＯ５ＰＥＴＭ／
　図 第２図 ■・〜Ｉｎ・・・・・・・−・・入力端子Ｎ４０１．　
Ｎ４０２・・・・・−・・・・インバータＱ４０１．　
０４Ｇ２．　　Ｑ４０７．　０４０Ｂ−・・・・・・・
・・・ＮチャンネルＭＯ３ＰＥＴＱ４０３．　Ｑ４０４
．　Ｑ４０５．　Ｑ４０６．　Ｑ４０９．　Ｑ４１０．
　Ｑ４１１゜Ｑ４１２・・・・・・・・・・・Ｐチャン
ネルＭＯ５ＦＥＴ）１３図 算４図 Ｎ４υｌ

Claims (1)

  1. 【特許請求の範囲】 複数の入力端子にそれぞれ接続された複数 のＭＯＳＦＥＴより構成され、前記複数のＭＯＳＦＥＴ
    の導通を制御することにより前記複数の入力端子の入力
    信号を選択して出力するアナログ・マルチプレクサ回路
    において、 前記複数のＭＯＳＦＥＴをそれぞれ構成する直列に接続
    された複数のＭＯＳＦＥＴと、 前記直列に接続された複数のＭＯＳＦＥＴの接続点に固
    定電位を印加する固定電位手段を備えたことを特徴とす
    る入力回路。
JP63023482A 1988-02-03 1988-02-03 入力回路 Expired - Lifetime JP2600753B2 (ja)

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