JPH01236731A - 相補型アナログスイッチ - Google Patents
相補型アナログスイッチInfo
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- JPH01236731A JPH01236731A JP63063856A JP6385688A JPH01236731A JP H01236731 A JPH01236731 A JP H01236731A JP 63063856 A JP63063856 A JP 63063856A JP 6385688 A JP6385688 A JP 6385688A JP H01236731 A JPH01236731 A JP H01236731A
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- terminal
- switch
- signal
- gates
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は相補型アナログスイッチに関し、籍に、モノリ
フ、り集積回路上に形成されるＣＭＯＳアナログスイ、
チに関する。
フ、り集積回路上に形成されるＣＭＯＳアナログスイ、
チに関する。
従来、モノリフ、り集積回路上にて形成されるアナログ
信号入力のマルチプレクサに使用されるスイッチ回路は
、アナログ信号入力の入力電圧範囲を広くとれる様に０
ＭＯ８構造を用い、例えば第４図に示すように、各アナ
ログ信号入出力端子１０．２０．・・・、ｎｏにそれぞ
れ接続され、デコーダ回路２からの制御信号１８０．２
ｉ３ｏ、・・・。
信号入力のマルチプレクサに使用されるスイッチ回路は
、アナログ信号入力の入力電圧範囲を広くとれる様に０
ＭＯ８構造を用い、例えば第４図に示すように、各アナ
ログ信号入出力端子１０．２０．・・・、ｎｏにそれぞ
れ接続され、デコーダ回路２からの制御信号１８０．２
ｉ３ｏ、・・・。
ｎ８０がゲートに印刀口されたｐＭＯ８ＦＥＴスイッチ
１５０，２５０．−、ｎ５０と、制御信号１８０゜２８
０、・・・、ｎ８０がそれぞれ入力されたインバータ１
７０．２７０．・・・、ｎ７０の出力である側脚信号１
９０，２９０．・・・、ｎ９０がゲートに印〃口された
ｎＭ０８ＦＥＴスイッチ１６０，２６０．・。
１５０，２５０．−、ｎ５０と、制御信号１８０゜２８
０、・・・、ｎ８０がそれぞれ入力されたインバータ１
７０．２７０．・・・、ｎ７０の出力である側脚信号１
９０，２９０．・・・、ｎ９０がゲートに印〃口された
ｎＭ０８ＦＥＴスイッチ１６０，２６０．・。
ｎ６０とを用いて構成されており、通常静電気に対する
保護のため、各入力端子にダイオードと抵抗による保護
装置等（図示しない）がつけられていた。
保護のため、各入力端子にダイオードと抵抗による保護
装置等（図示しない）がつけられていた。
第５図は第４図に示した従来のマルチブレフサにおける
スイッチを集積回路上に実現した場合の一例を示した模
式図である。
スイッチを集積回路上に実現した場合の一例を示した模
式図である。
ｐ型の集積Ｌｇｌ路基板基板３上けられたｎウェル１５
１にｐＭＯ８ＦＥＴスイッチ１５０が形成され、また基
板３上１ｃ ｎ ＭＵＳ Ｆ ＥＴ スイッチ１６０が
形成されている。
１にｐＭＯ８ＦＥＴスイッチ１５０が形成され、また基
板３上１ｃ ｎ ＭＵＳ Ｆ ＥＴ スイッチ１６０が
形成されている。
ここで制御信号１８０が簡レベルとなり、ｐ、ＭＵＳ
ＰＥＴ スイッチ１５０． ０ＭＯ８Ｆ’ＥＴ１６０が
オフしアナログ信号入出力端子１０と共通端子１との間
が非接続伏悪にあり、制御信号２８０が低レベルとなり
、ｐＭＯ８ＦＥＴ スイ。
ＰＥＴ スイッチ１５０． ０ＭＯ８Ｆ’ＥＴ１６０が
オフしアナログ信号入出力端子１０と共通端子１との間
が非接続伏悪にあり、制御信号２８０が低レベルとなり
、ｐＭＯ８ＦＥＴ スイ。
チ２５０．ｎＭＯ８ＰＥＴ ２６０がオンし、アナログ
信号入力端午２０と共ＪＩ！ｌ鵠子ｌとの向がｆ＆Ｍｃ
伏態となりている場合に、アナログ信号入力端子ｌＯに
負の過大入力信号が雑音等として印７ＪＩＪされたとす
る。９Ｍ０８ＦＥＴスイ、チ１５０においてはノースを
極１５２に負の過大入力信号が印加され、この場合はゲ
ート電極１５５は尚レベルとなっているためｐＭＯ８ｋ
’ＥＴスイ、チ１５０はオンしないが、−刀ｎＭＯ８Ｆ
ＥＴスイッチ１６０においては、ソース電極１６１に負
の過大入力信号か印カロされるとｐ型基板３と順方向接
合が形成され印加された負信号によシ一部の１に流はｐ
型基板接地点４から電流が流れる。筐たゲート電極１６
３は低レベルつまりほぼ接堆電位にあり０ＭＯ８ＦＥＴ
スイッチ１６０のゲート・ソース間電圧ＶＧＩＩ＋がし
きい電圧ＶＴＩＩＩよりも小さかったためオフし′Ｃい
たのが、ソース電４４１６１が負の電位となるために、
ゲート電位がほぼ扱地電位にもかかわらすＶａｓがＶＴ
Ｒより大きくなって、ｎＭＯ８ＦＥＴスイ、チ１６０が
オンしてしまいこの負の過大入力信号が共通端子１へ到
遅してしまい共通端子ｌの電位に悪影譬を与えてしまう
。−力アナログ信号入力端子ｌＯに正の過大入力信号が
印加された場合は、上述とは全く逆にｐＭＯ８ＰＥＴス
イ、チ１５０がオンしてしまい同様に共通端子ｌに悪影
響を与えてし１っていた。
信号入力端午２０と共ＪＩ！ｌ鵠子ｌとの向がｆ＆Ｍｃ
伏態となりている場合に、アナログ信号入力端子ｌＯに
負の過大入力信号が雑音等として印７ＪＩＪされたとす
る。９Ｍ０８ＦＥＴスイ、チ１５０においてはノースを
極１５２に負の過大入力信号が印加され、この場合はゲ
ート電極１５５は尚レベルとなっているためｐＭＯ８ｋ
’ＥＴスイ、チ１５０はオンしないが、−刀ｎＭＯ８Ｆ
ＥＴスイッチ１６０においては、ソース電極１６１に負
の過大入力信号か印カロされるとｐ型基板３と順方向接
合が形成され印加された負信号によシ一部の１に流はｐ
型基板接地点４から電流が流れる。筐たゲート電極１６
３は低レベルつまりほぼ接堆電位にあり０ＭＯ８ＦＥＴ
スイッチ１６０のゲート・ソース間電圧ＶＧＩＩ＋がし
きい電圧ＶＴＩＩＩよりも小さかったためオフし′Ｃい
たのが、ソース電４４１６１が負の電位となるために、
ゲート電位がほぼ扱地電位にもかかわらすＶａｓがＶＴ
Ｒより大きくなって、ｎＭＯ８ＦＥＴスイ、チ１６０が
オンしてしまいこの負の過大入力信号が共通端子１へ到
遅してしまい共通端子ｌの電位に悪影譬を与えてしまう
。−力アナログ信号入力端子ｌＯに正の過大入力信号が
印加された場合は、上述とは全く逆にｐＭＯ８ＰＥＴス
イ、チ１５０がオンしてしまい同様に共通端子ｌに悪影
響を与えてし１っていた。
〔発明が解決しようとする課題Ｊ
上述した従来の０ＭＯｓアナログスイッチは、アナログ
信号入出力端子と共通端子という２つのアナログ信号端
子の間に０ＭＯ８ゲートが挿入されているだけであるの
で、アナログ信号入出力端子に加わる過大電圧により誤
動作する場合が生じ、るという欠点がめった。
信号入出力端子と共通端子という２つのアナログ信号端
子の間に０ＭＯ８ゲートが挿入されているだけであるの
で、アナログ信号入出力端子に加わる過大電圧により誤
動作する場合が生じ、るという欠点がめった。
本発明の目的は、過大電圧による誤動作を防止する法論
装置を偏えた相補型アナログスイッチを提供することに
ある。
装置を偏えた相補型アナログスイッチを提供することに
ある。
本発明の４ｕ袖型アナログスイツチは、少なくとも１つ
のアナログ信号瑚子と他のアナログ信号端子との間にそ
れぞれ挿入された相補トランジスタ・ゲートを備え℃な
る相補型アナログスイッチ罠おい℃、前記相補トランジ
スタ・ゲートと直列に挿入された他の相補トランジスタ
・ゲートと、前記二つの相補トランジスタ・ゲートのｔ
Ｌｉｊを結ぶ信号線と特定電位供給端子間に挿入され前
記二つの相補トランジスタ・ゲートの４通・非導通をＩ
ＩＩＩＪ（財）する制−信号によって前記相補トランジ
スタ番ゲートの非導通時１ｃ轡進となるよう制御４１さ
れるスイッチ素子とを含む保護装置を有するといつもの
である。
のアナログ信号瑚子と他のアナログ信号端子との間にそ
れぞれ挿入された相補トランジスタ・ゲートを備え℃な
る相補型アナログスイッチ罠おい℃、前記相補トランジ
スタ・ゲートと直列に挿入された他の相補トランジスタ
・ゲートと、前記二つの相補トランジスタ・ゲートのｔ
Ｌｉｊを結ぶ信号線と特定電位供給端子間に挿入され前
記二つの相補トランジスタ・ゲートの４通・非導通をＩ
ＩＩＩＪ（財）する制−信号によって前記相補トランジ
スタ番ゲートの非導通時１ｃ轡進となるよう制御４１さ
れるスイッチ素子とを含む保護装置を有するといつもの
である。
〔実ゐ例Ｊ
次に本発明について図面を蚕闇して説明する。
第１図は本発明の第１の実Ｒνりの回路図である。
アナログ信号入出力端子１０．２０・・・は本発明の保
護装置１００，２００．・・・の第１の端子１０１゜２
０１ 、 ・Ｋ接続ｇｔｔ、、［ｄ；！れるＭＵＳ Ｐ
ＥＴスイッチ（１５０，１６０）、（２５０，２６０）
。
護装置１００，２００．・・・の第１の端子１０１゜２
０１ 、 ・Ｋ接続ｇｔｔ、、［ｄ；！れるＭＵＳ Ｐ
ＥＴスイッチ（１５０，１６０）、（２５０，２６０）
。
・・・はそれぞれソース電位同士およびドレイン電極同
士に共通に接＠されてＣＭＯＳゲートを構成し、その共
通ソースｔｔ極が保護装置１００゜２００゜・・・の第
２の端子１０２，２０２．・・・に接続されている。保
護されるスイッチのうち９ＭＯ８ＦＥＴスイッチ１５０
，２５０．・・・のゲート電極はそれぞれ側脚信号線１
８０，２８０・・・Ｋ従続され、１ＭＯ８ＦＥＴスイッ
チ１６０，２６０．・・・のゲート電極は、それぞれ１
ｌｊｌＪ呻信号線１８０，２８０゜されている。保護装
置１００，２００．・・・を構成しているｐＭＯ８ＦＥ
’ｌ’スイッチ１１０，２１０゜・・・のゲート′龜極
は制−信号線１８０，２８０．・・・に接続されており
、０ＭＯ８ＦＥＴスイッチ１２０゜２２０、 ＋・（１
）グー）１１４ｉｋ＆Ｃ＋１ｒｌｌｅｌ＋信号［１９０
゜２９０、・・・に接続されており、これらｐＭｃＪ：
３１？ＥＴスイッチ１１０，２１０．・・・のソース（
社）極は、ｎ型ＭＯＳ１；Ｔスイ、チ１２０，２２０゜
・・・のソースを偽にそれぞれ接続され保護装置１００
．２００．・・・の第１の端子１０１，２０１゜・・−
に接＠され℃いる。またｐへ１０ｓｉｔ’ＥＴ スイッ
チ１１０，２１０．・・・のドレイン電像は、ｎ ｈｌ
Ｏ８ＰＥＴスイッチ１２０，２２０．・・・のドレイン
電極にそれぞれ優絖され保護装置１０σ、２００゜・・
・のＷｃ２の端子１０２．２０２・・・に接続されてい
る。また保護装置１００．２００．・・・の第３のＭＯ
Ｓ ＰＥＴＸイ、チである０ＭＯ８ＦＥＡＴ スイッチ
（スイッチ素子）１３０，２３０．・・・は保護装置１
００，２００．・・・の第２の端子１０２．２０２゜・
・・と併進電位との間に接続されゲート電極ｊは制＃信
号線１８０，２８０．・・・に接続されている。
士に共通に接＠されてＣＭＯＳゲートを構成し、その共
通ソースｔｔ極が保護装置１００゜２００゜・・・の第
２の端子１０２，２０２．・・・に接続されている。保
護されるスイッチのうち９ＭＯ８ＦＥＴスイッチ１５０
，２５０．・・・のゲート電極はそれぞれ側脚信号線１
８０，２８０・・・Ｋ従続され、１ＭＯ８ＦＥＴスイッ
チ１６０，２６０．・・・のゲート電極は、それぞれ１
ｌｊｌＪ呻信号線１８０，２８０゜されている。保護装
置１００，２００．・・・を構成しているｐＭＯ８ＦＥ
’ｌ’スイッチ１１０，２１０゜・・・のゲート′龜極
は制−信号線１８０，２８０．・・・に接続されており
、０ＭＯ８ＦＥＴスイッチ１２０゜２２０、 ＋・（１
）グー）１１４ｉｋ＆Ｃ＋１ｒｌｌｅｌ＋信号［１９０
゜２９０、・・・に接続されており、これらｐＭｃＪ：
３１？ＥＴスイッチ１１０，２１０．・・・のソース（
社）極は、ｎ型ＭＯＳ１；Ｔスイ、チ１２０，２２０゜
・・・のソースを偽にそれぞれ接続され保護装置１００
．２００．・・・の第１の端子１０１，２０１゜・・−
に接＠され℃いる。またｐへ１０ｓｉｔ’ＥＴ スイッ
チ１１０，２１０．・・・のドレイン電像は、ｎ ｈｌ
Ｏ８ＰＥＴスイッチ１２０，２２０．・・・のドレイン
電極にそれぞれ優絖され保護装置１０σ、２００゜・・
・のＷｃ２の端子１０２．２０２・・・に接続されてい
る。また保護装置１００．２００．・・・の第３のＭＯ
Ｓ ＰＥＴＸイ、チである０ＭＯ８ＦＥＡＴ スイッチ
（スイッチ素子）１３０，２３０．・・・は保護装置１
００，２００．・・・の第２の端子１０２．２０２゜・
・・と併進電位との間に接続されゲート電極ｊは制＃信
号線１８０，２８０．・・・に接続されている。
また保護されるＭＵＭＩＩ’ＥＴスイ、チ対（ＣＭＯＳ
ゲート）（１５０，１６０）、（２５０； ２６０）
・・・の共ｆｉ電極はお互いに接続され、共通端子ｌ
（他のアナログ信号端子）Ｋ接続されて−る。
ゲート）（１５０，１６０）、（２５０； ２６０）
・・・の共ｆｉ電極はお互いに接続され、共通端子ｌ
（他のアナログ信号端子）Ｋ接続されて−る。
ここでＣＭＯＳゲート（１５０，１６０）、と（１１０
，１２０）は同時にオン／オフし、ｎＭＯ８Ｆ Ｅ Ｔ
スイッチ１３０はＣＭＯＳゲート（１１０゜１２０）と
逆相でオン／オフする。したがってＣＭＯＳゲート（１
５０，１６０）と（１１０，１２０）がオフしている時
罠は保護装置の第２の端子１０２はＭＣ）Ｓ ＰＥＴス
イッチ１３０がオンし低インピーダンスで接地されてい
る。−万〇ん１０Ｓゲート（１５０゜１６０）と（１１
０，１２０）がオンしている時はｎＭＯ８ＦｈＴスイ、
チ１３０はオフし、アナログ信号入出力端子１０と共通
端子１とが接続大寒となっている。
，１２０）は同時にオン／オフし、ｎＭＯ８Ｆ Ｅ Ｔ
スイッチ１３０はＣＭＯＳゲート（１１０゜１２０）と
逆相でオン／オフする。したがってＣＭＯＳゲート（１
５０，１６０）と（１１０，１２０）がオフしている時
罠は保護装置の第２の端子１０２はＭＣ）Ｓ ＰＥＴス
イッチ１３０がオンし低インピーダンスで接地されてい
る。−万〇ん１０Ｓゲート（１５０゜１６０）と（１１
０，１２０）がオンしている時はｎＭＯ８ＦｈＴスイ、
チ１３０はオフし、アナログ信号入出力端子１０と共通
端子１とが接続大寒となっている。
第２図は保護装置を集積回路で夷視した場合の一例を示
す模式図である。
す模式図である。
今ＣＭＯＳゲー）（１５０，１６０） がオ７シ１アナ
ログ信号入出力漏子ｌＯと共通端子１間が非＃ｊ続太態
にある時に、１ナログ信号入出力端子ｌＯＫ正の過大入
力信号が印７Ｊ１１されたとする。ｐＭＯ８ＰＥＴ Ｘ
イ、す１１０のンース゛邂極１１２と０ＭＯ８ＦＥＴス
イ、チ１２０のソース電極１２１は共に大きな正電位へ
引かれ、９Ｍ０８ ＮＥＴスイッチ１１０のｎウェル１
１１とソース電極１１２との間のＰＮ接合は胆力向バイ
アスとなり、印加された大きな正信号によシ一部の電流
はフェル接続点１１４よシミ赤亀圧痛子ＶＤＤへ流れる
。また、９ＭＯ８ｌ’ＥＴ ｌ ｌ Ｏはゲート１！ｉ
Ｌ極が端子１０３を介して電源電位にバイアスされ本来
オフしているが、ソース電憔１１２への大きな正信号に
よシゲートンース間電圧Ｖａｓの絶対値が閾１［電圧Ｖ
ＴＩ（よシも大さくなり碑通し、ドレイン電極１１３と
の間に気流経路が形成される。−刀ｎＭＯ８ＰＥＴスイ
、チ１２０においてはｐＭＯ８ＦＥＴスイ、チ１１０と
は４電型が異なるため一切不具合は生じない。しかしこ
こでＭＯＳ ＰＥＴスイ、チ対（１１０，１２０）の
接続されている第２ｏＢ子１０２ｉ−！、ｎＭＯ８ＦＥ
’ｒＸイ、−Ｆ−１３０が導ａ大態となり接地端子に接
ｋｉｔされているため、Ｌｍが上４せず、ＭＯＳ ）’
ＥＴ スイッチ対（１５０゜１６０）はオフしたままと
なり、この正の過大入力信号は共通端子ｌへ到達する事
はなくなる。
ログ信号入出力漏子ｌＯと共通端子１間が非＃ｊ続太態
にある時に、１ナログ信号入出力端子ｌＯＫ正の過大入
力信号が印７Ｊ１１されたとする。ｐＭＯ８ＰＥＴ Ｘ
イ、す１１０のンース゛邂極１１２と０ＭＯ８ＦＥＴス
イ、チ１２０のソース電極１２１は共に大きな正電位へ
引かれ、９Ｍ０８ ＮＥＴスイッチ１１０のｎウェル１
１１とソース電極１１２との間のＰＮ接合は胆力向バイ
アスとなり、印加された大きな正信号によシ一部の電流
はフェル接続点１１４よシミ赤亀圧痛子ＶＤＤへ流れる
。また、９ＭＯ８ｌ’ＥＴ ｌ ｌ Ｏはゲート１！ｉ
Ｌ極が端子１０３を介して電源電位にバイアスされ本来
オフしているが、ソース電憔１１２への大きな正信号に
よシゲートンース間電圧Ｖａｓの絶対値が閾１［電圧Ｖ
ＴＩ（よシも大さくなり碑通し、ドレイン電極１１３と
の間に気流経路が形成される。−刀ｎＭＯ８ＰＥＴスイ
、チ１２０においてはｐＭＯ８ＦＥＴスイ、チ１１０と
は４電型が異なるため一切不具合は生じない。しかしこ
こでＭＯＳ ＰＥＴスイ、チ対（１１０，１２０）の
接続されている第２ｏＢ子１０２ｉ−！、ｎＭＯ８ＦＥ
’ｒＸイ、−Ｆ−１３０が導ａ大態となり接地端子に接
ｋｉｔされているため、Ｌｍが上４せず、ＭＯＳ ）’
ＥＴ スイッチ対（１５０゜１６０）はオフしたままと
なり、この正の過大入力信号は共通端子ｌへ到達する事
はなくなる。
−刀アナログ入出力４子１０に負の過大入力信号が印加
された場合は、上述の説明とは逆にｐＭＯＩＦＩｉ：Ｔ
スイッチ１１０は一切不具合を生じないが、ｎＭＯ８ｌ
Ｉ′Ｅ’ｌ’スイッチ１２０においてソース電性１２１
と基板３との間で１瞳力向バイアスとなシ、一部鵞流が
基数脹地点４よ＃）Ｒれ、また０ＭＯ８ＰＥＴｘイ、チ
１２０が導通し、ソース１！極１２１とドレイン電極１
２２との間に１ＪＬ流行路が形成される。しかしｎＭＯ
ＳＦＥＴスイッチ１３０により第２の端子１０２は低イ
ンピーダンスで接地されているため、ＭＯ８Ｆ’ＥＴス
イッチ対（１５０，１６０）はオフしたままとなり、こ
の負の過大入力信号は共通端子１へ到達することはなく
なろ。
された場合は、上述の説明とは逆にｐＭＯＩＦＩｉ：Ｔ
スイッチ１１０は一切不具合を生じないが、ｎＭＯ８ｌ
Ｉ′Ｅ’ｌ’スイッチ１２０においてソース電性１２１
と基板３との間で１瞳力向バイアスとなシ、一部鵞流が
基数脹地点４よ＃）Ｒれ、また０ＭＯ８ＰＥＴｘイ、チ
１２０が導通し、ソース１！極１２１とドレイン電極１
２２との間に１ＪＬ流行路が形成される。しかしｎＭＯ
ＳＦＥＴスイッチ１３０により第２の端子１０２は低イ
ンピーダンスで接地されているため、ＭＯ８Ｆ’ＥＴス
イッチ対（１５０，１６０）はオフしたままとなり、こ
の負の過大入力信号は共通端子１へ到達することはなく
なろ。
ここで第２の端子１０２の電位は入力された過大入力信
号をＭＯ８ＦＥＴスイッチ１１０又は１２０のオン抵抗
とＭＯＳ１＋’ＥＴスイツチ１３０のオン抵抗とで分圧
したものとなるため、過大入力信号の電位−’） 絶％
”Ｊ Ｉｔ ヲＶ Ｉ Ｎ ｓ ｐ Ｍ（Ｊ ＳｉＩ’
ｂ ’Ｉ” スイ、ｆ１１０がオンした時のオン抵抗
をｋｌ、 ｌ １０ 、ｎＭＯ８ＦＥＴスイ、チ１２０
がオンした時のオン抵抗を凡１２０゜またｎＭＯ８ｌ’
ＥＴスイッチ１３０のオフ％仇をＲ１３０とｆ６と、第
２（Ｄ４ｉ子１０２の電位Ｖ１０２は、 正の過大入力信号の場合、 Ｖｘ０２＝ＶｔＮｘＲｘ３０／（Ｒ１１０＋Ｒ１３０）
負の過大入力信号の場合、 Ｖ１０２＝−ＶＩＮｘＲ１３０／（几１２０＋ｔｔ１３
０）となる。
号をＭＯ８ＦＥＴスイッチ１１０又は１２０のオン抵抗
とＭＯＳ１＋’ＥＴスイツチ１３０のオン抵抗とで分圧
したものとなるため、過大入力信号の電位−’） 絶％
”Ｊ Ｉｔ ヲＶ Ｉ Ｎ ｓ ｐ Ｍ（Ｊ ＳｉＩ’
ｂ ’Ｉ” スイ、ｆ１１０がオンした時のオン抵抗
をｋｌ、 ｌ １０ 、ｎＭＯ８ＦＥＴスイ、チ１２０
がオンした時のオン抵抗を凡１２０゜またｎＭＯ８ｌ’
ＥＴスイッチ１３０のオフ％仇をＲ１３０とｆ６と、第
２（Ｄ４ｉ子１０２の電位Ｖ１０２は、 正の過大入力信号の場合、 Ｖｘ０２＝ＶｔＮｘＲｘ３０／（Ｒ１１０＋Ｒ１３０）
負の過大入力信号の場合、 Ｖ１０２＝−ＶＩＮｘＲ１３０／（几１２０＋ｔｔ１３
０）となる。
従っ℃、過大入力信号が印加された場合、それが正の過
大入力信号あるいは負の過大入力信号のいずれであるに
せよ、第２の端子１０２の電位Ｖ１０２が上述のように
定まるのでｎＭＯ８ｌｉ’ＥＴスイッチ１３０のオン抵
抗が小さいと全く問題がない。
大入力信号あるいは負の過大入力信号のいずれであるに
せよ、第２の端子１０２の電位Ｖ１０２が上述のように
定まるのでｎＭＯ８ｌｉ’ＥＴスイッチ１３０のオン抵
抗が小さいと全く問題がない。
この第１の実施例では負の過大入力信号の場合より、正
の過大入力信号の場合の刀がＡ１０８ＦＥＴスイツチ１
５０または１６０のゲートソース間電圧Ｖｃｓを小さく
おさえられるので正の過大入力信号に対する保羨効果は
大きい。
の過大入力信号の場合の刀がＡ１０８ＦＥＴスイツチ１
５０または１６０のゲートソース間電圧Ｖｃｓを小さく
おさえられるので正の過大入力信号に対する保羨効果は
大きい。
第３図は不発明の第２の実施例の回路図である。
第１図に示した第１の実施例とほぼＩｂＩＪ様な構成で
あるが、各保護装置１００．２００．・・・の第２の端
子１０２．２０２・・・に接続されていたスイッチ系子
が第１の実施例ではｎＭ（ＪＩＮＥＴスイッチで裟尾端
子との間を導ａさせていたが、本実施例では９ＭＯ８Ｆ
’ＥＴスイ、テ１４０．２４０． ・・・を介して電源
端子ｖＤＤＫ接続されている。
あるが、各保護装置１００．２００．・・・の第２の端
子１０２．２０２・・・に接続されていたスイッチ系子
が第１の実施例ではｎＭ（ＪＩＮＥＴスイッチで裟尾端
子との間を導ａさせていたが、本実施例では９ＭＯ８Ｆ
’ＥＴスイ、テ１４０．２４０． ・・・を介して電源
端子ｖＤＤＫ接続されている。
このように構成をすると、第１の’＊：施例に準じた動
作をするカζ、ただしこの場合は第１の実施例とは反対
に正の過大入力信号の場合よシ負の過大入力信号の刀が
ＭＯ８ＦＥＴスイッチ１５０’！たは１６０のゲートソ
ース間電圧Ｖｃｓが小さくおさえられるので負の過大入
力信号に対する保護効果ρ・大きい。
作をするカζ、ただしこの場合は第１の実施例とは反対
に正の過大入力信号の場合よシ負の過大入力信号の刀が
ＭＯ８ＦＥＴスイッチ１５０’！たは１６０のゲートソ
ース間電圧Ｖｃｓが小さくおさえられるので負の過大入
力信号に対する保護効果ρ・大きい。
以上、相補トランジスタ・ゲートがＣＭＯ８構成の場合
について説明したが、横型バイポーラ・トランジスタを
１史用してもよいことは改めて詳述１−るまでもなく明
らかである。
について説明したが、横型バイポーラ・トランジスタを
１史用してもよいことは改めて詳述１−るまでもなく明
らかである。
以上説明したように、本発明は札補型ｆナログスイッチ
において、もう一つの摺桶トフンジスタ・ゲートを挿入
し、重味端子又は接地端子に他端が接続されたスイッチ
素子４を１１論付加することにより、入出力端子（アナ
ログ信号端子）に印加された正または負の過大入力信号
が誤まって他のアナログ信号４子へ伝２！すれることは
なくなり、相Ｍ型アナログスイッチの編動作を防止でき
る効果がある。
４荷にアナログスイッチの他端側にサンダル・ホー
ルド回路が接続され℃いる場合には、アナログスイッチ
が非傳通のホールド大寒において、入出力回路に過大入
力信号が印加されてもボールド値が乱されない。
において、もう一つの摺桶トフンジスタ・ゲートを挿入
し、重味端子又は接地端子に他端が接続されたスイッチ
素子４を１１論付加することにより、入出力端子（アナ
ログ信号端子）に印加された正または負の過大入力信号
が誤まって他のアナログ信号４子へ伝２！すれることは
なくなり、相Ｍ型アナログスイッチの編動作を防止でき
る効果がある。
４荷にアナログスイッチの他端側にサンダル・ホー
ルド回路が接続され℃いる場合には、アナログスイッチ
が非傳通のホールド大寒において、入出力回路に過大入
力信号が印加されてもボールド値が乱されない。
また、いくつかのアナログスイッチの一端が共通に接続
されマルチブレフサを構成している場合も、選択されて
いない入出力端子に過大入力信号が印加されても選択さ
れているスイッチへの影響は全くない。
されマルチブレフサを構成している場合も、選択されて
いない入出力端子に過大入力信号が印加されても選択さ
れているスイッチへの影響は全くない。
以上説明した通り、竹にサンダル・ホールド回路と組合
わせて使用されるアナログスイッチ回路、あるいはマル
チグレク丈回路と組合わせて使用されるアナログスイッ
チ回路として過大入力時の４左発生を防止する大ざな効
果を示すものである。
わせて使用されるアナログスイッチ回路、あるいはマル
チグレク丈回路と組合わせて使用されるアナログスイッ
チ回路として過大入力時の４左発生を防止する大ざな効
果を示すものである。
尚入出力端子から保護装置に至る柱板に電流制限抵抗を
嵌絖する等の公知の静電＆謹告と組合わせて使用しても
よいことは当然である。
嵌絖する等の公知の静電＆謹告と組合わせて使用しても
よいことは当然である。
第１図は不発明の第１の実施例の回路図、第２図は第１
の実施例をテラブレベルで説明するための模式図、第３
図は本発明の第２の大地Ｖすの回路図、第４図は従来例
の回路図、第５図は従来例６チッグレベルで説明するた
めの模式図である。 ｌ・・・・・・共通端子、２・・・・・・デコーダ、３
・・・・・・果槓回路基叡、４・・・・・・基板檄地点
、１０．２０．・・・。 ｎｏ・・・・・・入田力端子、１００，２００．・・・
保護装置、１０１．２０１・・・・・・第１の端子、１
０２，２０２・・・・・・第２の端子、１０３，１０４
，２０３，２０４・・・・・・端子、１１０，１４０．
１５０，２１０，２４０，２５０゜・・・＋１５０・・
・・・・９ＭＯ８ＦＥＴスイッチ、 １２０゜１３０．
１６０，２２０，２３０，２６０．−ｎ６０ ・＝−−
−ｎ Ｍ（ＪＳ ｋ’ ＥＴ スイッチ、１７０，２７
０．＝−ｎ７０・・・・・・インバータ、１８０，１９
０，２８０，２９０゜−ｎ ８０ 、 ｎ ９０−・・
−＋ｔｉｌｊ１１１４１Ｆｏ号又は市１１１ｉｔ４＋信
号媚、１１１．１５１−−ｎウェル、１１２，１１３，
１２１゜１２２．１３１，１３２，１５２，１５３，１
６１゜１６２・・・・・・ソース又はドレイン電極、１
１５゜１２３．１３３，１５５，１６３・・・・・・ゲ
ート電極。 代理人 升埋士 内 原 晋 帖４ ロ
の実施例をテラブレベルで説明するための模式図、第３
図は本発明の第２の大地Ｖすの回路図、第４図は従来例
の回路図、第５図は従来例６チッグレベルで説明するた
めの模式図である。 ｌ・・・・・・共通端子、２・・・・・・デコーダ、３
・・・・・・果槓回路基叡、４・・・・・・基板檄地点
、１０．２０．・・・。 ｎｏ・・・・・・入田力端子、１００，２００．・・・
保護装置、１０１．２０１・・・・・・第１の端子、１
０２，２０２・・・・・・第２の端子、１０３，１０４
，２０３，２０４・・・・・・端子、１１０，１４０．
１５０，２１０，２４０，２５０゜・・・＋１５０・・
・・・・９ＭＯ８ＦＥＴスイッチ、 １２０゜１３０．
１６０，２２０，２３０，２６０．−ｎ６０ ・＝−−
−ｎ Ｍ（ＪＳ ｋ’ ＥＴ スイッチ、１７０，２７
０．＝−ｎ７０・・・・・・インバータ、１８０，１９
０，２８０，２９０゜−ｎ ８０ 、 ｎ ９０−・・
−＋ｔｉｌｊ１１１４１Ｆｏ号又は市１１１ｉｔ４＋信
号媚、１１１．１５１−−ｎウェル、１１２，１１３，
１２１゜１２２．１３１，１３２，１５２，１５３，１
６１゜１６２・・・・・・ソース又はドレイン電極、１
１５゜１２３．１３３，１５５，１６３・・・・・・ゲ
ート電極。 代理人 升埋士 内 原 晋 帖４ ロ
Claims (1)
- 少なくとも１つのアナログ信号端子と他のアナログ信
号端子との間に挿入された相補トランジスタ・ゲートを
備えてなる相補型アナログスイッチにおいて、前記相補
トランジスタ・ゲートと直列に挿入された他の相補トラ
ンジスタ・ゲートと、前記二つの相補トランジスタ・ゲ
ートの間を結ぶ信号線と特定電位供給端子間に挿入され
、前記二つの相補トランジスタ、ゲートの導通・非導通
を制御する制御信号によって前記相補トランジスタ・ゲ
ートの非導通時に導通となるよう制御されるスイッチ素
子とを含む保護装置を有することを特徴とする相補型ア
ナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063856A JPH01236731A (ja) | 1988-03-16 | 1988-03-16 | 相補型アナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063856A JPH01236731A (ja) | 1988-03-16 | 1988-03-16 | 相補型アナログスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01236731A true JPH01236731A (ja) | 1989-09-21 |
Family
ID=13241398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63063856A Pending JPH01236731A (ja) | 1988-03-16 | 1988-03-16 | 相補型アナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01236731A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880621A (en) * | 1996-07-31 | 1999-03-09 | Nec Corporation | Analog switch circuit |
| EP0803908A3 (en) * | 1996-04-25 | 2000-02-16 | Nec Corporation | Semiconductor device including protection means |
| US7031349B1 (en) | 1998-10-09 | 2006-04-18 | Mitsubishi Semiconductor Europe Gmbh | Multiplexer circuit and analogue-to-digital converter |
| US7067844B2 (en) | 1990-11-20 | 2006-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US7115902B1 (en) | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7576360B2 (en) | 1990-12-25 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device which comprises thin film transistors and method for manufacturing the same |
| WO2012173049A1 (ja) * | 2011-06-16 | 2012-12-20 | ローム株式会社 | アナログスイッチ回路及びこれを用いたモータ駆動装置 |
| WO2013128997A1 (ja) * | 2012-02-29 | 2013-09-06 | セイコーインスツル株式会社 | スイッチ回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211480U (ja) * | 1975-07-10 | 1977-01-26 | ||
| JPS6074816A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | アナログスイツチ |
| JPH01198823A (ja) * | 1988-02-03 | 1989-08-10 | Nec Corp | 入力回路 |
-
1988
- 1988-03-16 JP JP63063856A patent/JPH01236731A/ja active Pending
Patent Citations (3)
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| CN103597746A (zh) * | 2011-06-16 | 2014-02-19 | 罗姆股份有限公司 | 模拟开关电路及使用它的电机驱动装置 |
| JP5677572B2 (ja) * | 2011-06-16 | 2015-02-25 | ローム株式会社 | アナログスイッチ回路及びこれを用いたモータ駆動装置 |
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| JP2013183206A (ja) * | 2012-02-29 | 2013-09-12 | Seiko Instruments Inc | スイッチ回路 |
| US9444451B2 (en) | 2012-02-29 | 2016-09-13 | Sii Semiconductor Corporation | Switch circuit |
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