JPH01199439A - 半導体実装構造体 - Google Patents
半導体実装構造体Info
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- JPH01199439A JPH01199439A JP63022745A JP2274588A JPH01199439A JP H01199439 A JPH01199439 A JP H01199439A JP 63022745 A JP63022745 A JP 63022745A JP 2274588 A JP2274588 A JP 2274588A JP H01199439 A JPH01199439 A JP H01199439A
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- melting point
- composition
- solder bumps
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/877—Bump connectors and die-attach connectors
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- H—ELECTRICITY
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子をマイクロチップキャリアで多層
基板上に搭載した構造を有する次期大型計算機に係如、
特忙多層基板側に面するマイクロチップキャリアパッド
部に圧縮変形に耐えうるはんだバンプを形成させた高信
頼性夾装構造体に関する。
基板上に搭載した構造を有する次期大型計算機に係如、
特忙多層基板側に面するマイクロチップキャリアパッド
部に圧縮変形に耐えうるはんだバンプを形成させた高信
頼性夾装構造体に関する。
従来の装置は、米国特許第４０８１８２５号明＃ｌ書に
記載のように、多層セラミック板上に多数個の半導体素
子を搭載したマμチチップモジュー１Ｌｌｓｌ造である
が、半導体素子の裏面と冷却水通路をもつハウジングと
をはんだで接着した水冷方式で、封止は金属ガスケット
を用いた機械的圧着によるものである。【、かじ、圧着
による封止時の機械的な加圧力がハウジング内部のはん
だ材部から半導体素子及びはんだバンプへ負荷され、大
幅な変形による隣接はんだパン１間の短絡又は配線パタ
ーンを破損させるという点についての配慮がされてなか
った。また多層セラミックス板上に半導体素子をはんだ
バンプで接続後、該素子の上にはんだ箔や球状はんだを
配置し、金属ガスケットによる封止完了後ハウジングと
該素子をはんだ付けさせた場合、該素子裏面のはんだが
凝固の過程で収縮するため先付けした該素子に引張力が
かかシ、このために素子及び多層セラミックス板の配線
パターンを断線させることや、多数個の該素子を脱接続
する場合に全素子の裏面はんだを再溶融して離脱させた
りまた溶融接続させるなど、多数個の該素子に与える熱
影響回数が多く、該素子特性の劣化や素子メタライズの
損傷につながるなどの面についての配慮がなかった。
記載のように、多層セラミック板上に多数個の半導体素
子を搭載したマμチチップモジュー１Ｌｌｓｌ造である
が、半導体素子の裏面と冷却水通路をもつハウジングと
をはんだで接着した水冷方式で、封止は金属ガスケット
を用いた機械的圧着によるものである。【、かじ、圧着
による封止時の機械的な加圧力がハウジング内部のはん
だ材部から半導体素子及びはんだバンプへ負荷され、大
幅な変形による隣接はんだパン１間の短絡又は配線パタ
ーンを破損させるという点についての配慮がされてなか
った。また多層セラミックス板上に半導体素子をはんだ
バンプで接続後、該素子の上にはんだ箔や球状はんだを
配置し、金属ガスケットによる封止完了後ハウジングと
該素子をはんだ付けさせた場合、該素子裏面のはんだが
凝固の過程で収縮するため先付けした該素子に引張力が
かかシ、このために素子及び多層セラミックス板の配線
パターンを断線させることや、多数個の該素子を脱接続
する場合に全素子の裏面はんだを再溶融して離脱させた
りまた溶融接続させるなど、多数個の該素子に与える熱
影響回数が多く、該素子特性の劣化や素子メタライズの
損傷につながるなどの面についての配慮がなかった。
また、実開昭５６−７８３５６号公報に記載のように、
はんだ接続用バンプを形成済みの８１ウエハ（−半導体
素子単位が多数個からなる）の−半導体素子の中央に、
該バンプの融点より高融点の制御用合金を形成し溶融さ
せて基板制御用メタライズに接続し、中央の制御用合金
の表面張力で半導体素子を持ち上げた構造となっていた
。しか［２、この方式では半導体素子中央部に制御用合
金バンプを形成するので、半導体素子を持ち上げる、す
々わち、全体のはんだ接続バンプを表面張力で持ち上げ
るためｋは、かなりの体積すなわち接合面が必要となる
など、高密度実装構造としての配慮がなかった。更に、
制御用合金バンプの融点が高いので、脱接続をする場合
に他の多数個のはんだ接続バンプが必ず再溶融すること
になシ、シたがって該接続部の位置ずれやメタライズの
はんだ中溶解が激しく接続信頼性を低下させるなどの点
についての配慮がされていなかった。
はんだ接続用バンプを形成済みの８１ウエハ（−半導体
素子単位が多数個からなる）の−半導体素子の中央に、
該バンプの融点より高融点の制御用合金を形成し溶融さ
せて基板制御用メタライズに接続し、中央の制御用合金
の表面張力で半導体素子を持ち上げた構造となっていた
。しか［２、この方式では半導体素子中央部に制御用合
金バンプを形成するので、半導体素子を持ち上げる、す
々わち、全体のはんだ接続バンプを表面張力で持ち上げ
るためｋは、かなりの体積すなわち接合面が必要となる
など、高密度実装構造としての配慮がなかった。更に、
制御用合金バンプの融点が高いので、脱接続をする場合
に他の多数個のはんだ接続バンプが必ず再溶融すること
になシ、シたがって該接続部の位置ずれやメタライズの
はんだ中溶解が激しく接続信頼性を低下させるなどの点
についての配慮がされていなかった。
上記従来技術は、機械的な圧着封止構造と半導体素子が
冷却ハウジング部にはんだ接続された構造であシ、圧着
力による素子はんだバンプの短絡やはんだ接続時のはん
だ凝固による破損力の負荷による配線パターンの断線、
更に素子リペア時に繰返される熱影響による素子特性の
劣化や素子メタライズの損傷などの問題があった。また
、半導体素子の接続はんだバンプ形成部の中央に大面積
を有する制御用合金バンプを形成させることは高密度実
装方向に対して逆行しており、更に脱接続時に高融点組
成の制御用合金バンプを再溶融させることは、他の半導
体素子部すべてのはんだバンプまでが溶融することにな
り、該素子の位置ずれやメタライズが激しく溶解して信
頼性低下を招くばか）でなく、半導体素子の発熱を冷却
する構造体が該素子上部に搭載された場合には該はんだ
バンプが圧縮変形され、隣接バンプ間で短絡したりする
などの問題があった。
冷却ハウジング部にはんだ接続された構造であシ、圧着
力による素子はんだバンプの短絡やはんだ接続時のはん
だ凝固による破損力の負荷による配線パターンの断線、
更に素子リペア時に繰返される熱影響による素子特性の
劣化や素子メタライズの損傷などの問題があった。また
、半導体素子の接続はんだバンプ形成部の中央に大面積
を有する制御用合金バンプを形成させることは高密度実
装方向に対して逆行しており、更に脱接続時に高融点組
成の制御用合金バンプを再溶融させることは、他の半導
体素子部すべてのはんだバンプまでが溶融することにな
り、該素子の位置ずれやメタライズが激しく溶解して信
頼性低下を招くばか）でなく、半導体素子の発熱を冷却
する構造体が該素子上部に搭載された場合には該はんだ
バンプが圧縮変形され、隣接バンプ間で短絡したりする
などの問題があった。
本発明の目的は、高密度実装性を損わず、同一基板上に
搭載した半導体素子実装部の基板側はんだバンプへかか
る圧縮変形負荷を抑制し、該実装部の脱接続が容易であ
る高信頼性の半導体装構造体を提供することにある。
搭載した半導体素子実装部の基板側はんだバンプへかか
る圧縮変形負荷を抑制し、該実装部の脱接続が容易であ
る高信頼性の半導体装構造体を提供することにある。
〔Ｒ題を解決するための手段］
本発明を概説すれば、本発明は半導体装構造体に関する
発明であって、同一基板上に１マイクロチツプキヤリア
を介して多数個の半導体素子を搭載した半導体装構造体
において、該マイクロチップキャリアの基板側に面する
接続端子部に、主接続はんだバンプ組成の融点よりも高
融点で軟化性の少ないはんだバンプを、該マイクロチッ
プキャリアの最外周接続端子部忙３個以上形成させて該
基板との平行度を維持させることを特徴とする。
発明であって、同一基板上に１マイクロチツプキヤリア
を介して多数個の半導体素子を搭載した半導体装構造体
において、該マイクロチップキャリアの基板側に面する
接続端子部に、主接続はんだバンプ組成の融点よりも高
融点で軟化性の少ないはんだバンプを、該マイクロチッ
プキャリアの最外周接続端子部忙３個以上形成させて該
基板との平行度を維持させることを特徴とする。
前記目的は、同一基板上に、半導体素子をマイクロチッ
プキャリアではんだバンプ接続するマイクロチップキャ
リア側の接続パッド部に、主接続はんだバンプ組成の融
点よりも高融点組成で軟化性が小さくかつ主接続はんだ
バンプ径よりも小径の圧縮変形抑制用はんだバンプを該
基板と平行度を保つように該接続パッド部の最外周部に
３個以上形成させることＫよシ達成される。
プキャリアではんだバンプ接続するマイクロチップキャ
リア側の接続パッド部に、主接続はんだバンプ組成の融
点よりも高融点組成で軟化性が小さくかつ主接続はんだ
バンプ径よりも小径の圧縮変形抑制用はんだバンプを該
基板と平行度を保つように該接続パッド部の最外周部に
３個以上形成させることＫよシ達成される。
同一基板上に１マイクロチップキャリア構造体で多数個
の半導体素子を搭載した半導体９！装構造体において、
該構造体の基板側最外周部に設けられた該基板との平行
度を維持するだめの３個以上の高融点はんだバンプは、
該基板メタライズに接続されておらず、また隣接の構造
体の主接続はんだバンプを溶融させて脱接続する場合に
も溶けずバンプ形状を維持する。
の半導体素子を搭載した半導体９！装構造体において、
該構造体の基板側最外周部に設けられた該基板との平行
度を維持するだめの３個以上の高融点はんだバンプは、
該基板メタライズに接続されておらず、また隣接の構造
体の主接続はんだバンプを溶融させて脱接続する場合に
も溶けずバンプ形状を維持する。
それｋよって、脱接続する構造体にｌ！ｌＩ＄接した構
造体の主接続はんだバンプが脱接続のだめの加熱で軟化
した場合、更に該構造体上に放熱体が搭載されていて圧
縮負荷がかかつていた場合でも、主接Ｍはんだバンプは
圧＃ａＫよって変形して隣接はんだバンプ間で短絡する
ことがなく高信頼性構造を維持できる。また、該基板と
冷却ハウジングをはんだで封止する場合、該構造体の主
接続はんだバンプの溶融温度近傍まで加熱しても圧縮変
形を抑制するはんだバンプで維持できるので、封止はん
だ材の選定やけんだ封止条件の温度域に余裕をもたせる
ことができ、全体構造としても高信頼性接続部を確保す
ることができる。
造体の主接続はんだバンプが脱接続のだめの加熱で軟化
した場合、更に該構造体上に放熱体が搭載されていて圧
縮負荷がかかつていた場合でも、主接Ｍはんだバンプは
圧＃ａＫよって変形して隣接はんだバンプ間で短絡する
ことがなく高信頼性構造を維持できる。また、該基板と
冷却ハウジングをはんだで封止する場合、該構造体の主
接続はんだバンプの溶融温度近傍まで加熱しても圧縮変
形を抑制するはんだバンプで維持できるので、封止はん
だ材の選定やけんだ封止条件の温度域に余裕をもたせる
ことができ、全体構造としても高信頼性接続部を確保す
ることができる。
なお、本発明の実施態様としては、該３個以上のはんだ
バンプが、その直径が該主接続はんだバンプよりも小さ
いものであるのが好ましい。また、該５個以上のはんだ
バンプは、該主接続はんだバンプが形成される同一基板
上で、該基板に接続されていないものであることが好ま
しい。そして、該主接続はんだバンプの組成がＳｎ −
Ｐｂ共晶系はんだ（融点１８３〜１９０℃）、又けｓｎ
−ムｇ共晶系はんだ（ａ点２２１℃）とした場合に、該
３個以上のはんだバンプの組成を、Ｓｎ−８１）系はん
だ（融点２４２℃以上）としたものであるのが好ましい
。
バンプが、その直径が該主接続はんだバンプよりも小さ
いものであるのが好ましい。また、該５個以上のはんだ
バンプは、該主接続はんだバンプが形成される同一基板
上で、該基板に接続されていないものであることが好ま
しい。そして、該主接続はんだバンプの組成がＳｎ −
Ｐｂ共晶系はんだ（融点１８３〜１９０℃）、又けｓｎ
−ムｇ共晶系はんだ（ａ点２２１℃）とした場合に、該
３個以上のはんだバンプの組成を、Ｓｎ−８１）系はん
だ（融点２４２℃以上）としたものであるのが好ましい
。
以下、本発明を実施例により更に具体的に説明するが、
本発明はこれら実施例忙限定されない。
本発明はこれら実施例忙限定されない。
なお、第１図〜第３図は、本発明の実施態様の説明図で
あり、第４図は従来例の説明図でちる。
あり、第４図は従来例の説明図でちる。
実施例１
第１−１図は本発明の一実施例のひずみ抑制バンプを形
成させた実装構造体の縦断面図、第１−２図はその部分
拡大断面図であり、符号１は半導体素子、２はチップキ
ャリア、３はＯＣＲはんだ、４け封止用樹脂、５ｂはひ
ずみ抑制バンプ、６℃は共晶はんだバンプ、７は多層モ
ジュール基板、８は入出力ビン、９は放熱体、１０はハ
ウジング、１１Ｆｉ封止けんだを意味する。
成させた実装構造体の縦断面図、第１−２図はその部分
拡大断面図であり、符号１は半導体素子、２はチップキ
ャリア、３はＯＣＲはんだ、４け封止用樹脂、５ｂはひ
ずみ抑制バンプ、６℃は共晶はんだバンプ、７は多層モ
ジュール基板、８は入出力ビン、９は放熱体、１０はハ
ウジング、１１Ｆｉ封止けんだを意味する。
裏面側に入出力ピン８を具備した多層モジュール基板７
上忙、素子の発熱を放散伝達する放熱体９を背面につけ
、脱接続を有効にするチップキャリア２とＯＯＢはんだ
３で接続された半導体素子１を、あらかじめひずみ抑制
バンブ５ｂを形成させた後に主接続共晶はんだバンプ６
ｂを形成させてから該多層モジュール基板のパッドに位
置合せし加熱溶融させて接続すｂ０更に、半導体素子等
の発熱を冷却しかつ該素子特性の保護及び信頼性向上の
ために、素子搭載全域部をハウジング１０（例えばＣｕ
Ｍｏ材あるいは１１Ｍ材）で該多層モジュール基板７に
封止はんだ１１で封止する。
上忙、素子の発熱を放散伝達する放熱体９を背面につけ
、脱接続を有効にするチップキャリア２とＯＯＢはんだ
３で接続された半導体素子１を、あらかじめひずみ抑制
バンブ５ｂを形成させた後に主接続共晶はんだバンプ６
ｂを形成させてから該多層モジュール基板のパッドに位
置合せし加熱溶融させて接続すｂ０更に、半導体素子等
の発熱を冷却しかつ該素子特性の保護及び信頼性向上の
ために、素子搭載全域部をハウジング１０（例えばＣｕ
Ｍｏ材あるいは１１Ｍ材）で該多層モジュール基板７に
封止はんだ１１で封止する。
この場合、チップキャリア２と半導体素子１の接続は、
Ｐｂ−２％ｓｎのＯＣＢはんだ３で、該多層モジュール
基板への搭載は、主接続共晶はんだバンプ６ｂ例えばｓ
ｎ −４Ｑ ％ Ｐｂ共晶系はんだ内点：液相１９０℃
、固相１８３℃）あるいはＳｎ−五５チＡｇ共晶点はん
だ（融点：２２１℃）を用いて接続するが、圧縮変形を
抑制する、すなわちひずみ抑制バンプ５ｂとしては、主
接続共晶はんだバンプ６ｂの融点よりも高融点はんだ組
成例えばＳｎ −５％ Ｂｂはんだ（融点：２４２℃）
を用いた。
Ｐｂ−２％ｓｎのＯＣＢはんだ３で、該多層モジュール
基板への搭載は、主接続共晶はんだバンプ６ｂ例えばｓ
ｎ −４Ｑ ％ Ｐｂ共晶系はんだ内点：液相１９０℃
、固相１８３℃）あるいはＳｎ−五５チＡｇ共晶点はん
だ（融点：２２１℃）を用いて接続するが、圧縮変形を
抑制する、すなわちひずみ抑制バンプ５ｂとしては、主
接続共晶はんだバンプ６ｂの融点よりも高融点はんだ組
成例えばＳｎ −５％ Ｂｂはんだ（融点：２４２℃）
を用いた。
したがって、ハウジングの該基板封止はんだ１１材とし
ては、該搭載部を再溶融するようなダメージを与えない
ため、少なくとも共晶糸はんだの融点（固相１８３℃）
よりも低いはんだで封止する必要がある。そこで本発明
では低温はんだ、例えばＰｂ ４５俤、Ｂ１１８％、残
ａｎからなるはんだ慟点：液相１６０℃、固相１３６℃
）で封止した。
ては、該搭載部を再溶融するようなダメージを与えない
ため、少なくとも共晶糸はんだの融点（固相１８３℃）
よりも低いはんだで封止する必要がある。そこで本発明
では低温はんだ、例えばＰｂ ４５俤、Ｂ１１８％、残
ａｎからなるはんだ慟点：液相１６０℃、固相１３６℃
）で封止した。
低温はんだ材による封止では、該多層モジュール基板や
冷却ハウジングの熱容量が大きいことから、封止部のみ
の、；ｊ所加熱によるはんだ封止はむずかしく、シたが
って全体的に予備加熱をしてから本加熱をする方法によ
るしかない。このため、本加熱（封止はんだ付温度１７
５±５℃）Ｉｌｃよって、主接続はんだ、例えばＳｎ
−４０１Ｉ’ｂ共晶系はんだはその温度で軟化傾向に進
む。実際には、温度１７６℃からひずみ量が急激に増す
。このため第４図に示す右側の搭載マイクロチップキャ
リアのはんだバンプのように隣接間で短絡することにな
る。第４図は従来方法の構造によるはんだバンプの圧縮
変形状態の説明図であシ、符号６Ｃは圧縮変形バンプで
ある。この現象は、はんだ封止時に発生するばかシでな
く、第４図左側の搭載マイクロチップキャリアを該多層
モジュール基板から着脱する場合にも発生しうるもので
、このような現象を呈した接続部の信頼性はすこぶる悪
い状況にある。
冷却ハウジングの熱容量が大きいことから、封止部のみ
の、；ｊ所加熱によるはんだ封止はむずかしく、シたが
って全体的に予備加熱をしてから本加熱をする方法によ
るしかない。このため、本加熱（封止はんだ付温度１７
５±５℃）Ｉｌｃよって、主接続はんだ、例えばＳｎ
−４０１Ｉ’ｂ共晶系はんだはその温度で軟化傾向に進
む。実際には、温度１７６℃からひずみ量が急激に増す
。このため第４図に示す右側の搭載マイクロチップキャ
リアのはんだバンプのように隣接間で短絡することにな
る。第４図は従来方法の構造によるはんだバンプの圧縮
変形状態の説明図であシ、符号６Ｃは圧縮変形バンプで
ある。この現象は、はんだ封止時に発生するばかシでな
く、第４図左側の搭載マイクロチップキャリアを該多層
モジュール基板から着脱する場合にも発生しうるもので
、このような現象を呈した接続部の信頼性はすこぶる悪
い状況にある。
第２−１図〜第２−３図及び第６−１図〜第５−３図は
マイクロチップキャリアの該多層基板側に面した接続パ
ッド部に、圧縮抑制はんだバンプと主接続はんだバンプ
を形成させる断面構造の説明図であシ、第２−４図及び
第３−４図は圧縮抑制はんだバンプの平面図である。各
図において符号２ａは接続パッド、５は圧入はんだ、５
ａは溶融はんだ、６は圧入共晶はんだ、６ａは溶融共晶
はんだ、１２ははんだボールキャリア、１６は段差付き
はんだキャリアを意味する。
マイクロチップキャリアの該多層基板側に面した接続パ
ッド部に、圧縮抑制はんだバンプと主接続はんだバンプ
を形成させる断面構造の説明図であシ、第２−４図及び
第３−４図は圧縮抑制はんだバンプの平面図である。各
図において符号２ａは接続パッド、５は圧入はんだ、５
ａは溶融はんだ、６は圧入共晶はんだ、６ａは溶融共晶
はんだ、１２ははんだボールキャリア、１６は段差付き
はんだキャリアを意味する。
第２−１図は、あらかじめマイクロチップキャリア２の
接続パッド２ａの最外周コーナ４箇所に相対させ、圧縮
変形を抑制するはんだバンプ例えばＳｎ−５％Ｓｂ（＠
点２４０℃）を形成するために必要な量、例えばはんだ
ボール径φ２５０μｍの五が得られるように、該はんだ
と溶融反応しないメタルマスク例えばヌテンレス鋼箔（
厚さ２５０μｍ）のスルーホール部に圧入したはんだボ
ールキャリア１２を、ロジン糸フラックスを塗布後、該
接続パッドに位置合せをして設置する。この場合、はん
だボールキャリア１２のスルーホール内の圧入はんだ５
の量は、該マイクロチップキャリア２の主接続はんだバ
ンプ量よシ少なくすることが必要である。その理由とし
ては、後工程で多層モジュール基板に搭載する場合、該
モジュール基板の接続パッド部にもはんだがぬれて、供
給はんだバンプ高さよりも接続後の高さが小さくなるた
めである。
接続パッド２ａの最外周コーナ４箇所に相対させ、圧縮
変形を抑制するはんだバンプ例えばＳｎ−５％Ｓｂ（＠
点２４０℃）を形成するために必要な量、例えばはんだ
ボール径φ２５０μｍの五が得られるように、該はんだ
と溶融反応しないメタルマスク例えばヌテンレス鋼箔（
厚さ２５０μｍ）のスルーホール部に圧入したはんだボ
ールキャリア１２を、ロジン糸フラックスを塗布後、該
接続パッドに位置合せをして設置する。この場合、はん
だボールキャリア１２のスルーホール内の圧入はんだ５
の量は、該マイクロチップキャリア２の主接続はんだバ
ンプ量よシ少なくすることが必要である。その理由とし
ては、後工程で多層モジュール基板に搭載する場合、該
モジュール基板の接続パッド部にもはんだがぬれて、供
給はんだバンプ高さよりも接続後の高さが小さくなるた
めである。
第２−２図は、該マイクロチップキャリア２！／ｃ該は
んだボールキャリア１２を位置合せした状態で加熱し、
圧入はんだ５を溶融させている状態であるが、加熱溶融
によって圧入はんだ５は、溶融金属特有の表面張力では
んだボールキャリアの上面に球状化して浮上してくる。
んだボールキャリア１２を位置合せした状態で加熱し、
圧入はんだ５を溶融させている状態であるが、加熱溶融
によって圧入はんだ５は、溶融金属特有の表面張力では
んだボールキャリアの上面に球状化して浮上してくる。
そして、第２−３図及び２−４図のように、該マイクロ
チップキャリア２の接続パッド２ａＫ接触してはんだぬ
れを呈しひずみ抑制バンプ５ｂが形成される。
チップキャリア２の接続パッド２ａＫ接触してはんだぬ
れを呈しひずみ抑制バンプ５ｂが形成される。
第３−１図で、該マイクロチップキャリアの中央パッド
部に主接続はんだバンプを形成させるため、既に接続し
洗浄されたひずみ抑制バンプ５ｂ差 に接触しないように加工された段付きはんだボー△ ルキャリア１５にロジン糸フヲツクヌを塗布し、該パッ
ドに相対させて位置決めする。
部に主接続はんだバンプを形成させるため、既に接続し
洗浄されたひずみ抑制バンプ５ｂ差 に接触しないように加工された段付きはんだボー△ ルキャリア１５にロジン糸フヲツクヌを塗布し、該パッ
ドに相対させて位置決めする。
差
この場合、段付きはんだボールキャリア１３の△
圧入はんだ６は、既形成はんだバンプ５ｂよりも低い融
点のけんだ組成、例えばＳｎ −４０％ Ｐｂはんだ（
融点：１８３〜１９０℃）６とし、その量は前述した理
由からひずみ抑制はんだバンプ５ｂよりも多くする必要
があシ、本実施例ではφ３００μｍはんだポールを形成
する量とした。
点のけんだ組成、例えばＳｎ −４０％ Ｐｂはんだ（
融点：１８３〜１９０℃）６とし、その量は前述した理
由からひずみ抑制はんだバンプ５ｂよりも多くする必要
があシ、本実施例ではφ３００μｍはんだポールを形成
する量とした。
第３−２図は、ひずみ抑制バンプ５ｂを形成させた方法
と同様に加熱した状態であり、圧入したけんだ６ａが球
状化し、第３−３図のように主接続はんだバンプ（共晶
はんだバンプ６ｂ）を形成することができる。第３−４
図は第３−３図の平面図である。
と同様に加熱した状態であり、圧入したけんだ６ａが球
状化し、第３−３図のように主接続はんだバンプ（共晶
はんだバンプ６ｂ）を形成することができる。第３−４
図は第３−３図の平面図である。
第３−３図及び第３−４図のように、該チップキャリア
２の一面上に、ひずみ抑制バンプ５ｂと主接続共晶はん
だバンプ６ｂの２種類を形成させた半導体素子実装部を
、該多層モジュール基板７の接続パッド部に位置合せし
て加熱溶融させ接続（第１図）する。
２の一面上に、ひずみ抑制バンプ５ｂと主接続共晶はん
だバンプ６ｂの２種類を形成させた半導体素子実装部を
、該多層モジュール基板７の接続パッド部に位置合せし
て加熱溶融させ接続（第１図）する。
このような実装構造を形成させる方法によ〕、脱接続や
封止等のプロセス条件に余裕をもたせることができした
がって高信頼性の半導体装溝造体となった。
封止等のプロセス条件に余裕をもたせることができした
がって高信頼性の半導体装溝造体となった。
本発明によれば、高密度半導体はんだバンプ夾装部の圧
縮変形を抑制できるので、該実装部の脱接続が容易にで
きかつ封止部の開封にも十分に対応できる。したがって
、高信頼性の高密度半導体装置を製造できる効果がある
。
縮変形を抑制できるので、該実装部の脱接続が容易にで
きかつ封止部の開封にも十分に対応できる。したがって
、高信頼性の高密度半導体装置を製造できる効果がある
。
第１−１図は本発明の構造体の一例の縦断面図、第１−
２図はその部分拡大断面図、第２−１図〜第２−３図及
び第３−１図〜第３−３図は本発明におけるバンプの形
成方法の説明図、第２−４図及び第５−４図は当該バン
プの平面図、第４図は従来例の説明図である。 １：半導体素子、２：チップキャリア、２ａ：接続パッ
ド、５：ＯＯＢはんだ、４：封止用樹脂、５：圧入はん
だ、５ａ：溶融はんだ、５ｂ＝ひずみ抑制バンプ、６：
圧入共晶はんだ、６ａ：溶融共晶はんだ、６ｂ：共晶は
んだバンプ、６Ｃ：圧縮変形バンプ、７：多層化ジュー
ル基板、８：入出力ピン、９：放熱体、１０：ハウジン
グ、１１：封止はんだ、１２：はんだポールキャリア、
１３：段差付きはんだキャリア
２図はその部分拡大断面図、第２−１図〜第２−３図及
び第３−１図〜第３−３図は本発明におけるバンプの形
成方法の説明図、第２−４図及び第５−４図は当該バン
プの平面図、第４図は従来例の説明図である。 １：半導体素子、２：チップキャリア、２ａ：接続パッ
ド、５：ＯＯＢはんだ、４：封止用樹脂、５：圧入はん
だ、５ａ：溶融はんだ、５ｂ＝ひずみ抑制バンプ、６：
圧入共晶はんだ、６ａ：溶融共晶はんだ、６ｂ：共晶は
んだバンプ、６Ｃ：圧縮変形バンプ、７：多層化ジュー
ル基板、８：入出力ピン、９：放熱体、１０：ハウジン
グ、１１：封止はんだ、１２：はんだポールキャリア、
１３：段差付きはんだキャリア
Claims (1)
- 【特許請求の範囲】 １、同一基板上に、マイクロチップキャリアを介して多
数個の半導体素子を搭載した半導体実装構造体において
、該マイクロチップキャリアの基板側に面する接続端子
部に、主接続はんだバンプ組成の融点よりも高融点で軟
化性の少ないはんだバンプを、該マイクロチップキャリ
アの最外周接続端子部に３個以上形成させて該基板との
平行度を維持させることを特徴とする半導体実装構造体
。 ２、該３個以上のはんだバンプは、その直径が該主接続
はんだバンプよりも小さいものである請求項１記載の半
導体実装構造体。 ３、該３個以上のはんだバンプは、該主接続はんだバン
プが形成される同一基板上で、該基板に接続されていな
いものである請求項１記載の半導体実装構造体。 ４、該主接続はんだバンプの組成がＳｎ−Ｐｂ共晶系は
んだ（融点１８３〜１９０℃）、又はＳｎ−Ａｇ共晶系
はんだ（融点２２１℃）とした場合に、該３個以上のは
んだバンプの組成を、Ｓｎ−Ｓｂ系はんだ（融点２４２
℃以上）とした請求項１記載の半導体実装構造体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022745A JP2709711B2 (ja) | 1988-02-04 | 1988-02-04 | 半導体実装構造体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022745A JP2709711B2 (ja) | 1988-02-04 | 1988-02-04 | 半導体実装構造体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01199439A true JPH01199439A (ja) | 1989-08-10 |
| JP2709711B2 JP2709711B2 (ja) | 1998-02-04 |
Family
ID=12091236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63022745A Expired - Lifetime JP2709711B2 (ja) | 1988-02-04 | 1988-02-04 | 半導体実装構造体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2709711B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124967A (ja) * | 1994-10-21 | 1996-05-17 | Nec Corp | 半導体装置 |
| JPH09326418A (ja) * | 1996-06-03 | 1997-12-16 | Nec Corp | 半導体装置およびその製造方法 |
| US5801449A (en) * | 1994-12-16 | 1998-09-01 | Bull S.A. | Process and substrate for connecting an integrated circuit to another substrate by means of balls |
| WO1999036957A1 (en) * | 1998-01-19 | 1999-07-22 | Citizen Watch Co., Ltd. | Semiconductor package |
| JP2000091802A (ja) * | 1998-09-11 | 2000-03-31 | Matsushita Electric Ind Co Ltd | マイクロ波回路 |
| US6118177A (en) * | 1998-11-17 | 2000-09-12 | Lucent Technologies, Inc. | Heatspreader for a flip chip device, and method for connecting the heatspreader |
| US6858930B2 (en) * | 2002-10-07 | 2005-02-22 | Lsi Logic Corporation | Multi chip module |
Citations (3)
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|---|---|---|---|---|
| JPS6037137A (ja) * | 1983-08-10 | 1985-02-26 | Hitachi Ltd | 半導体チツプ実装体の製造方法 |
| JPS60100443A (ja) * | 1984-10-15 | 1985-06-04 | Hitachi Ltd | 半導体装置の実装構造 |
| JPS61183935A (ja) * | 1985-02-08 | 1986-08-16 | Fujitsu Ltd | 半導体チツプの装着方法 |
-
1988
- 1988-02-04 JP JP63022745A patent/JP2709711B2/ja not_active Expired - Lifetime
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| KR100551607B1 (ko) * | 1998-01-19 | 2006-02-13 | 시티즌 도케이 가부시키가이샤 | 반도체 패키지 |
| JP2000091802A (ja) * | 1998-09-11 | 2000-03-31 | Matsushita Electric Ind Co Ltd | マイクロ波回路 |
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| US6858930B2 (en) * | 2002-10-07 | 2005-02-22 | Lsi Logic Corporation | Multi chip module |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2709711B2 (ja) | 1998-02-04 |
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