JPH01199465A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01199465A JPH01199465A JP63022797A JP2279788A JPH01199465A JP H01199465 A JPH01199465 A JP H01199465A JP 63022797 A JP63022797 A JP 63022797A JP 2279788 A JP2279788 A JP 2279788A JP H01199465 A JPH01199465 A JP H01199465A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- bit line
- cell
- capacitor
- transfer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
素子分離されている隣りのフィールドアイランドとの間
でフィールドアイランドの外周辺にキャパシタ領域を有
する分離併合型の半導体記憶装置に関し、 １つのトランジスタに対してキャパシタ領域を人きべと
ってキャパシタ容のを十分に得られ、かつ、オーブンビ
ット線方式及びフォールデッドピット線方式の両方を比
較的小さい面積で構成できることを目的とし、 隣りあうビット線に夫々接続される１対のトランジスタ
セルをトランス７７ゲートを共通にして１本のワード線
に隣りあわせに接続し、かつ、夫々のビット線コンタク
ト窓を平面図上ワード線を介して千鳥状に設け、更に、
１対のトランジスタセルのうち一方のトランジスタセル
に対するキャパシタ領域を絶縁膜を介して他方のトラン
ジスタセルのフィールドアイランドの脇にまで延ばして
設けた構成とする。
でフィールドアイランドの外周辺にキャパシタ領域を有
する分離併合型の半導体記憶装置に関し、 １つのトランジスタに対してキャパシタ領域を人きべと
ってキャパシタ容のを十分に得られ、かつ、オーブンビ
ット線方式及びフォールデッドピット線方式の両方を比
較的小さい面積で構成できることを目的とし、 隣りあうビット線に夫々接続される１対のトランジスタ
セルをトランス７７ゲートを共通にして１本のワード線
に隣りあわせに接続し、かつ、夫々のビット線コンタク
ト窓を平面図上ワード線を介して千鳥状に設け、更に、
１対のトランジスタセルのうち一方のトランジスタセル
に対するキャパシタ領域を絶縁膜を介して他方のトラン
ジスタセルのフィールドアイランドの脇にまで延ばして
設けた構成とする。
本発明は、素子分離されている隣りのフィールドアイラ
ンドとの間でフィールドアイランドの外周辺に主１１パ
シタ領域を有する分離併合型の半導体間ｔｍ装置に関す
る。
ンドとの間でフィールドアイランドの外周辺に主１１パ
シタ領域を有する分離併合型の半導体間ｔｍ装置に関す
る。
例えば、ダイナミックＲＡＭ （ＤＲＡＭ）等において
は、ビット線とワード線との交点に接続されたトランス
ファゲート・トランジスタによって１込みが行なわれる
。この場合、トランスファゲート・トランジスタとして
は、上記構成になる半導体記憶装置を用いるが、これに
は、１つのトランジスタに対してビット線コンタクト窓
（Ｎ窓）が１つ、キャパシタ領域が１つで構成されるい
わゆるＮ窓１セル型と、１つのトランジスタに対してＮ
窓が１つ、キャパシタ領域が２つで構成されるいわゆる
Ｎ窓２セル型とがある。本発明はこのうらＮ窓１セル型
に適用される。
は、ビット線とワード線との交点に接続されたトランス
ファゲート・トランジスタによって１込みが行なわれる
。この場合、トランスファゲート・トランジスタとして
は、上記構成になる半導体記憶装置を用いるが、これに
は、１つのトランジスタに対してビット線コンタクト窓
（Ｎ窓）が１つ、キャパシタ領域が１つで構成されるい
わゆるＮ窓１セル型と、１つのトランジスタに対してＮ
窓が１つ、キャパシタ領域が２つで構成されるいわゆる
Ｎ窓２セル型とがある。本発明はこのうらＮ窓１セル型
に適用される。
一方、トランジスタ形メモリセルでは、読出し時にビッ
ト線に取出せる信号量は比較的小さいので、これを検出
して増幅するためのセンスアンプを必要とする。このセ
ンスアンプに接続されたビット線とワード線とに対する
メモリセルの接続方式に、オープンビット線方式及びフ
ォールデッドビット線方式の２種のレイアウト法がある
。前音は、隣りあうワード線に接続されたメモリセルが
センスアンプを挾んだ２本のビット線の一方に接続され
る構成をなし、後者は、隣りあうワード線に接続された
メモリセルがセンスアンプを挾んだ２本のビット線にま
たがって接続される構成をなす。
ト線に取出せる信号量は比較的小さいので、これを検出
して増幅するためのセンスアンプを必要とする。このセ
ンスアンプに接続されたビット線とワード線とに対する
メモリセルの接続方式に、オープンビット線方式及びフ
ォールデッドビット線方式の２種のレイアウト法がある
。前音は、隣りあうワード線に接続されたメモリセルが
センスアンプを挾んだ２本のビット線の一方に接続され
る構成をなし、後者は、隣りあうワード線に接続された
メモリセルがセンスアンプを挾んだ２本のビット線にま
たがって接続される構成をなす。
ここで、例えば前記Ｎ窓１セル型の半導体記憶装置を構
成する場合、キャパシタ容槍を十分にとり得、しかも、
オープンビット線方式及び°フォールデッドビット線式
のいずれにおいても比較的小さい面積で構成できること
が望ましい。
成する場合、キャパシタ容槍を十分にとり得、しかも、
オープンビット線方式及び°フォールデッドビット線式
のいずれにおいても比較的小さい面積で構成できること
が望ましい。
第３図は従来装置のオープンビット線方式の６例の平面
図を示す。同図（Ａ）、（Ｂ）中、５０１ 。
図を示す。同図（Ａ）、（Ｂ）中、５０１ 。
５０２．５０３．５０４ ＬｔＮ窓１セル型ノドランス
フ？ゲート・トランジスタで、夫々Ｎ窓１つ（５１１〜
５１４）に対してキャパシタ領域が１つ（５２１〜５２
４）設けられている。５３はトランスファゲート（ワー
ド線）である。このものは、隣りあうワード線５３に接
続されたメモリセル（例えば５０＋ 、５０３ ）がセ
ンスアンプ（図示せず）を挟んだ２本のビット線の一方
（破線で示す）に接続される構成をなす。
フ？ゲート・トランジスタで、夫々Ｎ窓１つ（５１１〜
５１４）に対してキャパシタ領域が１つ（５２１〜５２
４）設けられている。５３はトランスファゲート（ワー
ド線）である。このものは、隣りあうワード線５３に接
続されたメモリセル（例えば５０＋ 、５０３ ）がセ
ンスアンプ（図示せず）を挟んだ２本のビット線の一方
（破線で示す）に接続される構成をなす。
一般に、ＤＲＡＭ等においては、第３図に示す如く、ビ
ット線とワード線との交点に接続されたトランスファゲ
ート・トランジスタ゛［ｒによって１込みが行なわれる
。
ット線とワード線との交点に接続されたトランスファゲ
ート・トランジスタ゛［ｒによって１込みが行なわれる
。
第４図は従来４Ａ置のフォールデッドビット線方式の一
例の平面図を示す。同図中、５４＋ 、 ５４２ 。
例の平面図を示す。同図中、５４＋ 、 ５４２ 。
り４３．５４４はＮ窓１セル型のトランスファゲート・
トランジスタで、夫々Ｎ１１つく５５１〜５５４）に対
してキャパシタ領域が１つ（５６１〜５６４）設けられ
ている。５７はワード線である。このものは、隣りあう
ワード線５７に接続されたメモリセル（例えば５４２と
５４＋ 、５４４と５４３）がセンスアンプ（図示せず
）を挾んだ２本のビット線（破線で示す）にまたがって
接続される構成をなす。
トランジスタで、夫々Ｎ１１つく５５１〜５５４）に対
してキャパシタ領域が１つ（５６１〜５６４）設けられ
ている。５７はワード線である。このものは、隣りあう
ワード線５７に接続されたメモリセル（例えば５４２と
５４＋ 、５４４と５４３）がセンスアンプ（図示せず
）を挾んだ２本のビット線（破線で示す）にまたがって
接続される構成をなす。
第３図及び第４図ともに、セル面積はビット線ピッチ（
Ｂ）とワード線ビッヂ（Ｗ）との積（ＢＸＷ＞で表わさ
れ、第３図に示すものは３，５μｍ×２．５μ−＝ ８
．７５μ■２であり、第４図に示すｂのは５μ■×２．
５μ―＝１２．５７１鋤２である。
Ｂ）とワード線ビッヂ（Ｗ）との積（ＢＸＷ＞で表わさ
れ、第３図に示すものは３，５μｍ×２．５μ−＝ ８
．７５μ■２であり、第４図に示すｂのは５μ■×２．
５μ―＝１２．５７１鋤２である。
前記従来装置は、第３図に示すオープンビット線方式で
は比較的小さい面積（８，７５μｍ２）で構成し得るが
、第４図に示すフォールデッドビット線方式では比較的
大きい面積（１２，５μａ１２）となる問題点があった
。一方、前記従来装置はメモリセルの１つ１つが夫々独
立に構成されているため、キャパシタ容ωを人にとろう
としてもキャパシタ領域の大きさに限度があり、キャパ
シタ容量を十分にとり得ない問題点があった。
は比較的小さい面積（８，７５μｍ２）で構成し得るが
、第４図に示すフォールデッドビット線方式では比較的
大きい面積（１２，５μａ１２）となる問題点があった
。一方、前記従来装置はメモリセルの１つ１つが夫々独
立に構成されているため、キャパシタ容ωを人にとろう
としてもキャパシタ領域の大きさに限度があり、キャパ
シタ容量を十分にとり得ない問題点があった。
本発明は、１つのトランジスタに対してキャパシタ容量
を大きくとってキャパシタ容量を十分に得られ、かつ、
オープンビット線方式及びフォールデッドビット線方式
の両方を比較的小さい面積で構成できる′ｆ＝導体記憶
装置を提供することを目的とする。
を大きくとってキャパシタ容量を十分に得られ、かつ、
オープンビット線方式及びフォールデッドビット線方式
の両方を比較的小さい面積で構成できる′ｆ＝導体記憶
装置を提供することを目的とする。
（１７１題点を解決するための手段〕
本発明は、Ｎ窓１セル型のトランスファゲート・トラン
ジスタにおいて、隣りあうビット線に夫々接続される１
対のトランジスタセルをトランスファゲートを共通にし
て１本のワード線に隣りあわせに接続し、かつ、夫々の
ビット線コンタクト窓を平面図上ワード線を介して千鳥
状に設け、更に、上記１対のトランジスタセルのうち一
方のトランジスタセルに対するキャパシタ領域を絶縁膜
を介して他方のトランジスタセルのフィールドアイラン
ドの脇にまで延ばして設けた構成とする。
ジスタにおいて、隣りあうビット線に夫々接続される１
対のトランジスタセルをトランスファゲートを共通にし
て１本のワード線に隣りあわせに接続し、かつ、夫々の
ビット線コンタクト窓を平面図上ワード線を介して千鳥
状に設け、更に、上記１対のトランジスタセルのうち一
方のトランジスタセルに対するキャパシタ領域を絶縁膜
を介して他方のトランジスタセルのフィールドアイラン
ドの脇にまで延ばして設けた構成とする。
隣りあうビット線に接続されたメモリセルは共通のトラ
ンス７？ゲートを用いて構成されており、そのＮ窓はト
ランスファゲートを挾んで構成されているため、フォー
ルデッドビット線方式に適用する場合、ピッ；−線ピッ
チ及びワード線ピッチ共に従来装置に比して短かく構成
できる。又、１つのトランジスタセルにおけるキャパシ
タ領域は、絶縁膜を介して隣りのトランジスタセルの脇
にまで延ばして形成されているので、１つのトランジス
タセルに対するキャパシタ容量を十分にとり得る。
ンス７？ゲートを用いて構成されており、そのＮ窓はト
ランスファゲートを挾んで構成されているため、フォー
ルデッドビット線方式に適用する場合、ピッ；−線ピッ
チ及びワード線ピッチ共に従来装置に比して短かく構成
できる。又、１つのトランジスタセルにおけるキャパシ
タ領域は、絶縁膜を介して隣りのトランジスタセルの脇
にまで延ばして形成されているので、１つのトランジス
タセルに対するキャパシタ容量を十分にとり得る。
第１図は本発明５Ａδの一実施例の平面図、第２図（Ａ
）は第１図中Ａ−ＡＩ！ｉｔに沿った断面図、第２図（
Ｂ）は第１図中Ｃ−Ｃ線に沿った断面図、第２図（Ｃ）
は第１図中Ｃ−Ｃ線に沿った断面図を夫々示す。
）は第１図中Ａ−ＡＩ！ｉｔに沿った断面図、第２図（
Ｂ）は第１図中Ｃ−Ｃ線に沿った断面図、第２図（Ｃ）
は第１図中Ｃ−Ｃ線に沿った断面図を夫々示す。
第１図及び第２図中、１はシャロートレンチアイソレー
ションで、基板２に設けられている。３はセルプレイド
、４はキャパシタ絶縁膜、１５はフィールドアイランド
、５はキャパシタ蓄積電極、６は酸化膜、７はチャネル
カット不純物層である。
ションで、基板２に設けられている。３はセルプレイド
、４はキャパシタ絶縁膜、１５はフィールドアイランド
、５はキャパシタ蓄積電極、６は酸化膜、７はチャネル
カット不純物層である。
又、８は居間絶縁膜、９はソース又はドレインの不純物
拡散層である。
拡散層である。
ここで、第１図及び第２図（Ｃ）中、１０ａはあるメモ
リセルＭａのビット線コンタクト窓（Ｎ窓）、１０ｂは
ワード線１１の長手方向上にセルプレイド３を介して隣
りあうメモリセルＭｂのＮ窓である。又、第１図中、１
０ｃ、１０ｄは夫々メモリセル１ｖｌａ、 Ｍｂのビッ
ト線１２（第２図＜８）、（Ｃ））の長手方向上に隣り
あうメモリセルＭＣ，ＭｄのＮ窓である。１３はトラン
スファゲートで、隣りあうメモリセル（例えばＭｂ。
リセルＭａのビット線コンタクト窓（Ｎ窓）、１０ｂは
ワード線１１の長手方向上にセルプレイド３を介して隣
りあうメモリセルＭｂのＮ窓である。又、第１図中、１
０ｃ、１０ｄは夫々メモリセル１ｖｌａ、 Ｍｂのビッ
ト線１２（第２図＜８）、（Ｃ））の長手方向上に隣り
あうメモリセルＭＣ，ＭｄのＮ窓である。１３はトラン
スファゲートで、隣りあうメモリセル（例えばＭｂ。
Ｍｄ）にまたがって形成されており、ワード線コンタク
ト窓１４を介してワード線１１に接続されている。本発
明では、隣りあうメモリセル（例えばＭｂ、Ｍｄ）は共
通のトランスファゲート１３を用いて構成されており、
そのＮ窓（１０ｂ。
ト窓１４を介してワード線１１に接続されている。本発
明では、隣りあうメモリセル（例えばＭｂ、Ｍｄ）は共
通のトランスファゲート１３を用いて構成されており、
そのＮ窓（１０ｂ。
１０ｄ）はトランスファゲート１３を挾ｌυで形成され
ている。この他のメモリセルもこれと同様である。
ている。この他のメモリセルもこれと同様である。
ところで、前記キャパシタ蓄積電極５は、隣りあうメモ
リセルの領域まで延ばされている。即ち、第１図に示す
平面図上、例えばメモリセルＭｂのキャパシタ蓄積電極
５ａは隣りのメモリセルＭｄ。
リセルの領域まで延ばされている。即ち、第１図に示す
平面図上、例えばメモリセルＭｂのキャパシタ蓄積電極
５ａは隣りのメモリセルＭｄ。
Ｍｅの領域まで層間絶縁膜８を介して延ばされで形成さ
れており、メモリセルＭｄのキャパシタ蓄積電１４５ｄ
もこれと同様に、隣りのメモリセル５ａの領域まで居間
絶縁膜８を介して延ばされて形成されている。この他の
メモリヒルのキャパシタ岳積電極もこれと同様の構成と
されている。
れており、メモリセルＭｄのキャパシタ蓄積電１４５ｄ
もこれと同様に、隣りのメモリセル５ａの領域まで居間
絶縁膜８を介して延ばされて形成されている。この他の
メモリヒルのキャパシタ岳積電極もこれと同様の構成と
されている。
このように、１つのトランジスタにおけるキャパシタ蓄
積電極は、隣りのトランジスタの脇にまで延ばして形成
されているので、１つのトランジスタに対するキャパシ
タ客間を十分にとり得、従来装置に比して十分なキャパ
シタ容量を得ることができる。又、隣りあうトランジス
タのＮ窓はいわゆる千鳥状に並設されているので、隣り
あうトランジスタのＮ窓の距離を十分とり得、ビット線
電圧の干渉を防止できる。
積電極は、隣りのトランジスタの脇にまで延ばして形成
されているので、１つのトランジスタに対するキャパシ
タ客間を十分にとり得、従来装置に比して十分なキャパ
シタ容量を得ることができる。又、隣りあうトランジス
タのＮ窓はいわゆる千鳥状に並設されているので、隣り
あうトランジスタのＮ窓の距離を十分とり得、ビット線
電圧の干渉を防止できる。
又、第１図に示す構成はフォールデッドビット線方式で
ある。つまり、隣りあうワード線１１に接続されたメモ
リセル（例えばメモリセルＭｂ。
ある。つまり、隣りあうワード線１１に接続されたメモ
リセル（例えばメモリセルＭｂ。
Ｍｃ）がセンスアンプ２本のビット線（Ｎ窓は１０ｂ、
１０ｃ）にまたがって接続される構成である。この場合
、隣りあうメモリセル（例えばＭｂ、Ｍｄ）は共通のト
ランス７７ゲート１３を用いて構成されており、そのＮ
窓（１０ｂ、１０ｄ）はトランスファゲート１３を挾ん
で形成されているため、ビット線ピッチを例えば１．９
μｍ１ワード線ピツチを例えば１．４μｍと従来装置よ
りも小さく構成でき、セル面積ち１，９μｌＸ１．４μ
ｍ＝２．６６μ１２と７Ｐ４４図に示す従来装置よりも
比較的小さくできる。
１０ｃ）にまたがって接続される構成である。この場合
、隣りあうメモリセル（例えばＭｂ、Ｍｄ）は共通のト
ランス７７ゲート１３を用いて構成されており、そのＮ
窓（１０ｂ、１０ｄ）はトランスファゲート１３を挾ん
で形成されているため、ビット線ピッチを例えば１．９
μｍ１ワード線ピツチを例えば１．４μｍと従来装置よ
りも小さく構成でき、セル面積ち１，９μｌＸ１．４μ
ｍ＝２．６６μ１２と７Ｐ４４図に示す従来装置よりも
比較的小さくできる。
一方、このままの状態でオープンビット線方式にも適用
できる。つまり、センスアンプを挾んだ２本のビット線
の一方のビット線に隣りあうメモリセルＭｄ、Ｍｅが接
続された構成である。。
できる。つまり、センスアンプを挾んだ２本のビット線
の一方のビット線に隣りあうメモリセルＭｄ、Ｍｅが接
続された構成である。。
従っＣ１本発明ではフォールデッドビット線方式及びオ
ープンビット線方式の両方を比較的小さい面積で構成で
さ゛、特にフォールデッドビット線方式が従来例に比し
て小さく構成できる。
ープンビット線方式の両方を比較的小さい面積で構成で
さ゛、特にフォールデッドビット線方式が従来例に比し
て小さく構成できる。
以上説明した如く、本発明によれば、隣りあうビット線
に接続されたメモリセルは共通のトランスファゲートを
用いて構成されており、そのＮ窓はトランスファゲート
を挾んで構成されているため、フォールデッドビット線
方式に適用する場合、ピット線ピッチ及びワード線ピッ
チ共に従来装置に比して九〇かく構成でき、又、１つの
トランジスタセルにおけるキャパシタ領域は、絶縁膜を
介して隣りのトランジスタセルの脇にまで延ばして形成
されているので、１つのトランジスタヒルに対するキャ
パシタ容ｉを十分にとり１３る。
に接続されたメモリセルは共通のトランスファゲートを
用いて構成されており、そのＮ窓はトランスファゲート
を挾んで構成されているため、フォールデッドビット線
方式に適用する場合、ピット線ピッチ及びワード線ピッ
チ共に従来装置に比して九〇かく構成でき、又、１つの
トランジスタセルにおけるキャパシタ領域は、絶縁膜を
介して隣りのトランジスタセルの脇にまで延ばして形成
されているので、１つのトランジスタヒルに対するキャ
パシタ容ｉを十分にとり１３る。
第１図は本発明の平面図、
第２１ｉ１第１図中Ａ−ＡＭ、Ｂ−Ｂ線、 Ｃ−Ｃ線に
沿った断面図、 第３図は従来装置のオープンビット線方式の各個の平面
図、 第４図は従来装置のフォールデッドビット線方式の一例
の平面図である。 図において、 １はシＶロートレンチアイソレーション、３はセルプレ
イド、 ４はキャパシタ絶縁膜、 ５．５ａ、５ｂはキャパシタ蓄′４ａ電極（キャパシタ
領域）、 １０ａ〜１０ｄはビット線コンタクト窓（Ｎ窓）、１１
はワード線、 １２はビット線、 １３はトランス７７ゲート、 １４はワード線コンタクト窓、 １５はフィールドアイランド、 Ｍ ａ −Ｍ ｅはメ［リヒル（トランジスタセル）を
示す。 ゛ 特ｊ出願人 富 士 通 株式会社代 理 人
弁理士 伊 東 忠 彦 ゛Ｍａ
Ｍｃ ｒ−一／＼−一、２−−／＼−−１ の ０ キ噸シ咽の平（め習 叫１： 早１回中Ａ−Ａ線、Ｂ−β＃Ｌ１：舜ワム鯉１１日寞、
２図（でめ１）
沿った断面図、 第３図は従来装置のオープンビット線方式の各個の平面
図、 第４図は従来装置のフォールデッドビット線方式の一例
の平面図である。 図において、 １はシＶロートレンチアイソレーション、３はセルプレ
イド、 ４はキャパシタ絶縁膜、 ５．５ａ、５ｂはキャパシタ蓄′４ａ電極（キャパシタ
領域）、 １０ａ〜１０ｄはビット線コンタクト窓（Ｎ窓）、１１
はワード線、 １２はビット線、 １３はトランス７７ゲート、 １４はワード線コンタクト窓、 １５はフィールドアイランド、 Ｍ ａ −Ｍ ｅはメ［リヒル（トランジスタセル）を
示す。 ゛ 特ｊ出願人 富 士 通 株式会社代 理 人
弁理士 伊 東 忠 彦 ゛Ｍａ
Ｍｃ ｒ−一／＼−一、２−−／＼−−１ の ０ キ噸シ咽の平（め習 叫１： 早１回中Ａ−Ａ線、Ｂ−β＃Ｌ１：舜ワム鯉１１日寞、
２図（でめ１）
Claims (1)
- 【特許請求の範囲】 １つのトランジスタセル（Ｍｂ）に対して、ビット線
コンタクト窓（１０ｂ）が１つで、かつ、フィールドア
イランド（１５）の外周辺に設けられたキャパシタ領域
（５ａ）が１つで構成された分離併合型の半導体記憶装
置において、 隣りあうビット線に夫々接続される１対のトランジスタ
セル（Ｍｂ、Ｍｄ）をトランスファゲート（１３）を共
通にして１本のワード線（１１）に隣りあわせに接続し
、かつ、夫々のビット線コンタクト窓（１０ｂ、１０ｄ
）を平面図上該ワード線（１１）を介して千鳥状に設け
、 更に、上記１対のトランジスタセル（Ｍｂ、Ｍｄ）のう
ち一方のトランジスタセル（Ｍｂ）に対するキャパシタ
領域（５ａ）を絶縁膜（８）を介して他方のトランジス
タセル（Ｍｄ）のフィールドアイランド（１５）の脇に
まで延ばして設けてなることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022797A JPH01199465A (ja) | 1988-02-04 | 1988-02-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022797A JPH01199465A (ja) | 1988-02-04 | 1988-02-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01199465A true JPH01199465A (ja) | 1989-08-10 |
Family
ID=12092672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63022797A Pending JPH01199465A (ja) | 1988-02-04 | 1988-02-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01199465A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6090660A (en) * | 1994-12-28 | 2000-07-18 | International Business Machines Corporation | Method of fabricating a gate connector |
| EP1037280A3 (en) * | 1999-03-18 | 2001-04-11 | Infineon Technologies North America Corp. | Memory cell layout for reduced interaction between storage nodes and transistors |
-
1988
- 1988-02-04 JP JP63022797A patent/JPH01199465A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6090660A (en) * | 1994-12-28 | 2000-07-18 | International Business Machines Corporation | Method of fabricating a gate connector |
| EP1037280A3 (en) * | 1999-03-18 | 2001-04-11 | Infineon Technologies North America Corp. | Memory cell layout for reduced interaction between storage nodes and transistors |
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