JPH03155665A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリ装置に係り、特にダイナミック
・ランダム・アクセス・メモリ（以下、ＤＲＡＭという
）に関する。

（従来の技術） 第８図は従来のスタック型ＤＲＡＭのセル構造を示す正
面断面図であって、５１はストレージノード電極、５２
は電極であるセルプレート、５３は容量絶縁膜、５４は
スイッチングトランジスタ、５５はゲート電極、５６は
ソース領域、５７はビット線である。

同図において、電荷は、ストレージノード電極５１とセ
ルプレート５２と、これらの電極５１．５２に挾まれた
容量絶縁膜５３よりなる容量に蓄えられている構成であ
る。

そしてスイッチングトランジスタ５４のゲート電極５５
に印加された電圧により、スイッチングトランジスタ５
４がオン（ＯＮ）　Ｌ、、ストレージノード電極５１に
蓄積された電荷がソース領域５６とゲート電極５５を介
してビット線５７に流れ、情報の書込み。

読出しを可能にする。

第９図は従来のスタックドトレンチ型ＤＲＡＭの１つで
ある“ＩＳＯＬＡＴＩＯＮ−ＭＥＲＧＥＤ　ＶＥＲＴＩ
ＣＡＬＣＡＰＡＣＩＴＯＲ（ＩＶＥＣ）”のセル構造を
示す正面断面図であって、６１はトレンチ、６２はスト
レージノード電極、６３は電極であるセルプレート、６
４は容量絶縁膜、６５はスイッチングトランジスタ、６
６はゲート電極、６７はソース領域、６８はビット線で
ある。

同図において、電荷は、トレンチ６１の側部に形成され
たストレージノード電極６２とセルプレート６３と、こ
れらの電極６２．６３に挾まれた容量絶縁膜６４よりな
る容量に蓄えられる構成であって、スイッチングトラン
ジスタ６５のゲート１１１［１６６に印加された電圧に
より、スイッチングトランジスタ６５がオンし、ストレ
ージノード電極６２に蓄積された電荷がソース領域６７
とゲート電極６６を介してビット線６８に流れ、情報の
書込み、読出しを可能にする。

上述の構成のメモリセルは１つのＳｉ島に１つのセルを
有しており、容量はＳｉ島６９の側壁に形成される。そ
のため、浅いトレンチ６１で大きな容量を得ることが可
能になる。

ところでＤＲＡＭの高集積化に伴いメモリセルの面積は
小さくなり、それと共に容量領域の平面寸法も小さくな
ってきている。

そこで上記の従来例のスタック型ＤＲＡＭのように、層
間、側壁部分に容量を形成したり、あるいはトレンチ型
ＤＲＡＭのようにＳｉ基板に形成された溝側壁に容量を
形成することにより、ある大きさ以上の容量値を得る工
夫がなされている（スタック型ＤＲＡＭについては、例
えば、Ｈ，Ｗａｔａｎａｂｅ　ｅｔ、　ａｌ、：“５ｔ
ａｃｋｅｄ　ＣａｐａｃｉｔｏｒＣｅｌｌｓ　ｆｏｒ　
Ｈｉｇｈ−ｄｅｎｓｉｔｙ　ｄｙｎａｍｉｃ　ＲＡＭ５
”アイイーデームダイジェストオブテクニカルペーパー
ズ（ＩＥＤＭ　Ｄｉｇ、　ｏｆ　Ｔｅｃｈ、　ｐａｐｅ
ｒｓ）１９８８　ｐ、６００に記載され、またトレンチ
型ＤＲＡＭについては、Ｓｈｉｇｅｒｕ　Ｎａｋａｊｉ
ｍａ　ｅｔ、　ａｌ、　　：　“Ａｎ　Ｉｓｏｌａｔｉ
ｏｎＭｅｒｇｅｄ　Ｖｅｒｔｉｃａｌ　Ｃａｐａｃｉｔ
ｏｒ　Ｃｅ１ｌ　Ｆｏｒ　ＬａｒｇｅＣａｐａｃｉｔｙ
　ＤＡＲＭ”アイイーデームダイジェストオブテクニカ
ルベーバーズ（ＩＥＤＭ　Ｄｉｇ、　ｏｆ　Ｔｅｃｈ。

ｐａｐｅｒｓ）１９８８　ｐ。２４０に記載されている
。）（発明が解決しようとする課題） 上記の従来技術において、スタック型Ｄ　ＲＡＭの場合
、メモリセルの小面積化に伴い、容量を形成する眉間、
側壁部分の面積も小さくなるため、容量値も小さくなる
。そこで容量絶縁膜の厚さを小さくすること、高誘導率
を持つ絶縁膜を使用することが考えられるが、信頼性な
どの面で現状では実現が困難である。

またＩＶＥＣ−ＤＲＡＭにおいて、メモリセルが小面積
化すると、容量値を一定値以上確保するために、深いト
レンチを形成することが必要になり、製造上困難である
という問題があった。

本発明の第１の目的は、より高い集積度を確保しながら
従来のような容量値を確保できる半導体メモリ装置を提
供することにあり、また第２の目的は、浅いトレンチで
もより高い容量値を確保できる半導体メモリを提供する
ことにある。

（課題を解決するための手段） 上記の第１の目的を達成するため、本発明の第１の手段
は、請求項（１）記載のように、複数のメモリセルの各
容量領域が、他のメモリセルの容量領域を相互に含むよ
うに、基板上方に多層形成されたことを特徴とし、さら
に請求項（１）記載において、前記容量領域が、基板面
に並行に形成された構造を有し、最下層容量である第１
メモリセルでは、この第１メモリセルの活性領域と、隣
接する第２メモリセルの活性領域から、第２メモリセル
のストレージノードとスイッチングトランジスタの不純
物拡散領域との接触部を除く領域と、第１メモリセルと
第２メモリセルの分離領域の一部を含み、上層容量であ
る前記第２メモリセルでは、この第２メモリセルの活性
領域と、第１メモリセルと第２メモリセルの分離領域の
一部と、隣接する第１メモリセルの活性領域から、スト
レージノードと不純物拡散領域との接触領域を除く領域
とを含むように構成したことを特徴とし、さらに請求項
（１）記載において、前記容量領域が、基板面に並行に
形成された構造を有し、最下層容量である第１メモリセ
ルでは、この第１メモリセルの活性領域の一部と、隣接
する第２メモリセルの活性領域から、第２メモリセルの
ストレージノードとスイッチングトランジスタの不純物
拡散領域との接触部を除く領域と、第１メモリセルと第
２メモリセルの分離領域の一部と、第１メモリセルの反
対側に隣接するメモリセルの分離領域の一部を含み、上
層容量である前記第２メモリセルでは、この第２メモリ
セルの活性領域の一部と、第１メモリセルと第２メモリ
セルの分離領域の一部と、反対側に隣接するメモリセル
の活性領域から、ストレージノードと不純物拡散領域と
の接触領域を除く領域とを含むように構成したことを特
徴とし、さらに請求項（１）記載において、前記容量領
域が、基板面に並行に形成された構造を有し、最下層容
量である第１メモリセルでは、この第１メモリセルの活
性領域と分離領域の一部と、隣接する第２メモリセルの
活性領域の一部と分離領域の一部と、反対側に隣接する
メモリセルの活性領域の一部と分離領域の一部とを含み
、上層容量である前記第２メモリセルでは、この第２メ
モリセルのストレージノードが前記第１メモリセルのス
トレージノードを第１メモリセルのストレージノード／
基板コンタクトを中心に１８０度回紙回転第２メモリセ
ルのコンタクト位置に平行移動した形状を有し、さらに
最上層容量である第３メモリセルでは、この第３メモリ
セルのストレージノードが前記第１メモリセルのストレ
ージノードを第３メモリセルの位置に平行移動した形状
を有するように構成したことを特徴とする。

また上記の第２の目的を達成するため、本発明の第２の
手段は、請求項（５）記載のように、一導電型半導体基
板に複数のトレンチを形成し、このトレンチ間に形成さ
れたＳｉ島上に複数のメモリセル領域を設け、前記Ｓｉ
島側壁に積層型容量領域を設け、１つのメモリセルの容
量領域と他のメモリセルの容量領域とが相互に延びるよ
うに構成したことを特徴とし、さらに請求項（５）記載
において、前記Ｓｉ島表面の不純物拡散領域の一箇所と
ビット線が接触するように構成したことを特徴とする。

（作　用） 上記の第１の手段によれば、各々のメモリセル領域が層
状に形成されることにより、スタック型ＤＲＡＭの場合
、平面上のメモリセル領域内に容量を形成するものに比
較し、メモリセル面積が小さくとも大きな容量値がとり
得ることになる。

また上記の第２の手段によれば、トレンチ型ＤＲＡＭの
場合、Ｓｉ島側壁に積層状に形成された１つのメモリセ
ルの容量領域と他のメモリセルの容量領域とが相互に延
び合うことになり、メモリセル面積が小さくなっても深
いトレンチを形成することなく、一定の容量値をとり得
るようになる。

（実施例） 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明の第１実施例の正面断面図、第２図は第
１実施例の平面図であり、第１図は第２図のＡ−Ａ’線
断面図である。

同図において、ｌは一導電型半導体基板、３はＳｉ島、
４は第１メモリセル、５は第２メモリセル、６，７は容
量を形成するストレージノード電極（第２図において、
各々、−点鎖線と二点鎖線で示す）、８，９はスイッチ
ングトランジスタ、１０、１１はソース領域、１２は容
量領域を形成するセルプレート、１３ａは第１メモリセ
ル４のゲート電極（ワード線と共通）、１３ｂは第２メ
モリセル５のゲート電極、１４はドレイン（不純物拡散
領域）、１５は電荷転送線であるビット線、１６．１６
ａ、　１６ｂは多結晶ＳＬパッド、１７はナイトライド
膜、１８は容量絶縁膜、１９ａ、　１９ｂは分離領域と
なる酸化膜埋込み絶縁分離膜、２０はストレージノード
／基板コンタクト、２１はＨ２Ｏ層、２２はＢＰＳＧ層
である。

第１図において、電荷は、ストレージノード電極６，７
とセルプレート１２と、これらの電極６゜７．１２に挾
まれた容量絶縁膜１８よりなる容量領域の容量に蓄えら
れる。

基板１は酸化膜埋込み絶縁分離膜１９ａ、　１９ｂによ
りＳｉ島３が形成されており、１つのＳｉ島３は２つの
メモリセル、すなわち下層容量となる第１メモリセル４
と上層容量となる第２メモリセル５とからなる。

前記第１メモリセル４のストレージノード電極６は、第
１メモリセル４のコンタクト領域（Ｓｉバッド１８ａの
領域に相当）から第１メモリセル４のワード電極１３ａ
、電荷転送線１５と不純物拡散領域１４との接触領域の
直上を通り、第２メモリセル５のワード電極１３ｂの直
上まで延びており、さらに第１メモリセル４に隣接する
メモリセルとの分離領域１９ａの直上にも延びている。

一方、第２メモリセル５のストレージノード電極７は、
第２メモリセル５のコンタクト領域（Ｓｉパッド１８ｂ
に相当）から第２メモリセル５のワード電極１３ｂ、電
荷転送線１５と不純物拡散領域工４との接触領域、第１
メモリセル４のワード電極１３ａの直上まで延びており
、さらに第２メモリセル５に隣接するメモリセルとの分
離領域１９ｂの直上にも延びており、ストレージノード
電極６と重なり合っている。

前記第１．第２メモリセル４，５の容量絶縁膜１８は、
オキシナイトライド膜により形成したが、Ｔａ、Ｏ，な
どの高誘電体膜により形成してもよい。

なお層間膜にはＣＶＤ法により形成されたＨＴＯ層２１
．ＢＰＳＧ層２２を用いた。

前記ワード電＠１３ａ、　１３ｂはシリサイド／ポリシ
リコン構造であり、膜厚は０．２５−である。前記電荷
転送線１５はポリシリコンより形成され、膜厚は０．２
５−である。さらに前記ストレージノード電極６．７と
セルプレート１２と共にポリシリコンにより形成され、
膜厚は０．１４である。第２図において、ストレージノ
ード電極６，７のコンタクト２０部分の設計寸法（第２
図に因で示す）は０，４０ＰＸＯ０４ｏ４、ワード線１
３ａ、　１３ｂの幅は０．４−１電荷転送線１５の幅は
０．４戸ｍ、そして素子分離１９ａ、　１９ｂ部分の幅
の最小値は０．４戸ｍ、メモリセル４，５の面積Ｓは１
．８戸”となる。なお、第２図において、第１メモリセ
ル４のストレージノード電極６を−点鎖線で、また第２
メモリセル５のストレージノード電極７を二点鎖線で示
した。また短かい斜線で囲まれた領域Ｃは活性化領域（
１１，１４に相当）である。

上記第１実施例のセル容量は、オキシナイトライド膜の
酸化膜換算値を５層ｍとすると、３８ｆＦであった。

第３図は第１実施例におけるストレージノード領域のマ
スク形状を変更した例を示す平面図である。

同図において、各ストレージノード電極６．７を図示し
た長方形状に変更すると、ストレージノード形成時のり
ソグラフイ、ドライエツチングにおいてパターン間の近
接効果をより抑制でき、２５６Ｍｂｉｔ、　　Ｉ　Ｇｂ
ｉｔレベルのものでは有効となる。

第３図において短かい斜線で囲まれた領域Ｃ′は活性化
領域（第１図のソース領域１１．　ドレイン１４に相当
）している。またある特定列には、第１メモリセル４ａ
、第２メモリセル５ａが配置され、さらに前記特定列の
隣接する上下列には第１メモリセル４ｂ、第２メモリセ
ル５ｂが配置されている。

上記の第１実施例の構造（第２図）におけるビットライ
ン容量（ＣＩ）を計算したところ、表１に示すように、
６４分割で１分割当り（２５６ビツトに相当）、９９、
ＯＦＦになった０表１にＣ３の具体的な内訳けを示した
。ストレージノード電極６，７がビット線１５を覆うよ
うになっており、この間の容量値（５１，２ｆＦ）が５
２％を占める。対ワード電極、対基板、対フィールド酸
化膜の値は表１に示す値となり、表１から本構造は、６
４ＭＤＲＡＭ以降に充分適用可能であると考えられる。

表１ 第４図は本発明の第２実施例の平面図であり、同図にお
いて活性化領域Ｃ”をストレージノード領域のみを示し
ており、この第２実施例は、第１実施例と同様にスタッ
ク型ＤＲＡＭであって、３つの隣接するメモリセル（第
１メモリセル４．第２メモリセル５．第３メモリセル２
３）のストレージノード電極６（−点鎖線）、７（二点
鎖線）、　２４（細い破線）を、各々、層の異なる導体
により形成する。この第２実施例においては、ストレー
ジノード電極６，７．２４の３層共、ポリシリコンによ
り形成した。図中の２５はスＩ・レージノード／基板コ
ンタクトである。

第２実施例において、最下層容量である第１メモリセル
４では、この第１メモリセル４の活性領域と分離領域の
一部と、隣接する第２メモリセル５の活性領域の一部と
分離領域の一部と、反対側に隣接するメモリセルの活性
領域の一部と分離領域の一部とを含み、上層容量である
前記第２メモリセル５では、この第２メモリセル５のス
トレージノード電極７が前記第１メモリセル４のストレ
ージノード電極６を第１メモリセル４のストレージノー
ド／基板コンタクト２５を中心に１８０度回転し、第２
メモリセル５のコンタクト２５の位置に平哲移動した形
状を有し、さらに最上層容量である第３メモリセル２３
では、この第３メモリセル２３のストレージノード電極
２４が前記第１メモリセル４のストレージノード電極６
を第３メモリセル２３の位置に平行移動した形状を有す
るように構成しである。

メモリセルの面積を０゜７４”　（２５６ＭｄＲＡＭに
対応）とする時、第１実施例の構造では、容量は２１ｆ
Ｆとなるが、第２実施例の構造では、３６ｆＦになる。

第５図は、ＤＲＡＭの従来例の構造と本発明の第１゜第
２実施例の構造におけるセル容量とメモリセル面積の関
係を示したものである。

図中の２層構造とはストレージ電極が２層である第１実
施例に対応し、３層構造とはスト１ノージ電極が３層で
ある第２実施例に対応する。実線。

破線は容量絶縁膜厚を６層ｍとした時の簡単な計算結果
であり、図中のプロットは実測値である。第２実施例の
構造により、２５６ＭＤＲＡＭまで本発明の概念の範囲
で充分対応可能である。

第６図は本発明の第３実施例の正面断面図、第７図は第
３実施例の平面図であり、第６図は第７図のＢ−Ｂ’線
断面図である。

同図において、３１は一導電型半導体基板、３２はトレ
ンチ、３３はＳｉ島、３４は第１メモリセル、３５は第
２メモリセル、３６．３７は容量領域を形成するストレ
ージノード電極、３８．３９はスイッチングトランジス
タ、４０．４１はソース領域、４２はソース領域４０と
ストレージノード電極３６との接触領域、４３はソース
領域４１とストレージノード電極３７との接触領域、４
４は容量領域を形成するセルプレート、４５ａは第１メ
モリセルのゲート電極、４５ｂは第２メモリセルのゲー
ト電極、４６はドレイン（不純物拡散領域）、４７はビ
ット線、４８は多結晶Ｓｉバッド、４９は容量絶縁膜を
示す。

第６図において、基板３１に複数のトレンチ３２を形成
して多数のＳｉ島３３を形成しており、１つのＳｉ島３
３上には２つのメモリセル、すなわち第１メモリセル３
４と第２メモリセル３５が形成されている。

前記第１メモリセル３４のストレージノード電極、３６
は、トレンチ３２部分において、第１メモリセル３４の
スイッチングトランジスタ３８のソース領域４゜とＳｉ
島３３側壁の上部の接触領域４２で接触しており、第７
図に示すように、Ｓｉ島３３側壁周囲を取り囲んで形成
されている。ただし、前記ストレージノード電極３６は
第２メモリセル３５のソース領域４１とＳｉ島３３側壁
の上部の接触領域４３には形成させない。

一方、第２メモリセル３５のストレージノード電極３７
は、第２メモリセル３５のスイッチングトランジスタ３
９のソース領域４１とＳｉ島３３側壁の上部の接触領域
４３で接触しており、Ｓｉ島３３側壁全周囲を取り囲み
、第１メモリセル３４の容量領域（ストレージノード電
極３６とセルプレート４４）に重ねて延びるように形成
されている。

従って、前記Ｓｉ島３３側壁のトレンチ３２部分には積
層型容量がストレージノード電極３６．３７とセルプレ
ート４４とで形成されることになる。

前記第１．第２メモリセル３４．３５のセルプレート４
４は、ポリシリコンにより共有されている。

またビット線４７は、第１メモリセル４３４と第２メモ
リセル３５のスイッチングトランジスタ３８．３９のゲ
ート電極４５ａ、　４５ｂ間の不純物拡散領域４６の表
面で接触している。

なお、第１．第２メモリセル３４．３５共に、容量絶縁
膜はオキシナイトライド族により形成され、酸化膜換算
で５止である。

第７図を参照して各部の平面上設計寸法を説明すると、
ワード線（ゲート電極と共通）４５ａ、　４５ｂの寸法
は０．４／ｆｆｉ、ビット線４７と不純物拡散領域４６
とのコンタクト寸法は０．５ｉｎａＸ０．４戸、分離幅
は０．９−であり、メモリセル面積は１．６−″である
。

なお、第７図のストレージノード電極３６．３７とセル
プレート４４の各厚さは０．１−である。また容量値は
、トレンチ２深さを１．１−とじて、容量酸化膜を５ｎ
ｍとすると、４５ｆＦを得ることができる。

なお、第１．第２実施例における製造方法は、ストレー
ジノード電極６，７．２４をバターニングした後、ナイ
トライド膜をストッパとして、濃酸系水溶液によりスト
レージノード酸化膜を除去してストレージノード電極６
，７．２４を形成する。

（Ｔ、Ｅｍａ　ｅｔ、　ａｌ、　：アイイーデームダイ
ジェストオブテクニカルベーバーズ（ｒＥＤＭ　Ｄｉｇ
、　ｏｆ　Ｔｅｃｈ。

ｐａｐｅｒｓ）　１９８８　ｐ、５９２〜５９５参照）
また本発明の構造の第３実施例における製造方法は、ｒ
ＶＥ・Ｃの製法を参照にした。

（Ｓ、Ｎａｋａｊｉｍａ　ｅｔ、　ａｌ、　：ＩＥＤＭ
　Ｄｉｇ、　ｏｆ　Ｔｅｃｈ。

ｐ、２４０．１９８７） （発明の効果） 以上説明したように、本発明の第１の手段によれば、各
々のメモリセル領域が互いに層状に形成されることにな
り、従来のメモリセルと同一の平面上寸法であれば大き
な容量領域を有することができ、集積度が大きくなり、
メモリセル面積が小さくなっても大きな容量値をとり得
る半導体メモリ装置を提供でき、また第２の手段によれ
ば、浅いトレンチでも一定値以上の容量値を得ることが
できる半導体メモリ装置を提供できる。

【図面の簡単な説明】

第１図は本発明の第１実施例の正面断面図、第２図は第
１実施例の平面図、第３図は第１実施例におけるストレ
ージノード領域のマスク形状を変更した例を示す平面図
、第４図は本発明の第２実施例の平面図、第５図はセル
容量とメモリセル面積の関係を示す説明図、第６図は本
発明の第３実施例の正面断面図、第７図は第３実施例の
平面図、第８図は従来のスタック型ＤＲＡＭの正面断面
図、第９図は従来のスタックドレイン型ＤＲＡＭの正面
断面図である。 １．３１・・・一導電型半導体基板、　３，３３・・・
　Ｓｉ島、　４，３４・・・第１メモリセル、５．３５
・・・第２メモリセル、　６，７，２４゜３６、３７・
・・スト１ノ−ジノード電極、　８゜９　、３８．３９
・・・スイッチングトランジスタ、　１０．１１．４０
．４１・・・ソース領域、１２　・・・セルプレート、
　１３ａ、　１３ｂ、　４５ａ。 ４５ｂ・・・ゲート電極、１４．４６・・・不純物拡散
領域、１５．４７・・・ビット線、１６゜１６ａ、　１
６ｂ、　４８−”多結晶Ｓｉバッド、１７・・・ナイト
ライド膜、　１８．４９・・・容量絶縁膜、１９ａ、　
１９ｂ・・・酸化膜埋込み絶縁分離膜、２０・・・スト
レージノード／基板コンタクト、２１・・・ＨＴＯ層、
２２・・・ＢＰＳＧ層、２３川第３メモリセル、４２゜
４３・・・接触領域。

Claims (6)

【特許請求の範囲】
1. （１）複数のメモリセルの各容量領域が、他のメモリセ
   ルの容量領域を相互に含むように、基板上方に多層形成
   されたことを特徴とする半導体メモリ装置。
2. （２）前記容量領域が、基板面に並行に形成された構造
   を有し、最下層容量である第１メモリセルでは、この第
   １メモリセルの活性領域と、隣接する第２メモリセルの
   活性領域から、第２メモリセルのストレージノードとス
   イッチングトランジスタの不純物拡散領域との接触部を
   除く領域と、第１メモリセルと第２メモリセルの分離領
   域の一部を含み、上層容量である前記第２メモリセルで
   は、この第２メモリセルの活性領域と、第１メモリセル
   と第２メモリセルの分離領域の一部と、隣接する第１メ
   モリセルの活性領域から、ストレージノードと不純物拡
   散領域との接触領域を除く領域とを含むように構成した
   ことを特徴とする請求項（１）記載の半導体メモリ装置
   。
3. （３）前記容量領域が、基板面に並行に形成された構造
   を有し、最下層容量である第１メモリセルでは、この第
   １メモリセルの活性領域の一部と、隣接する第２メモリ
   セルの活性領域から、第２メモリセルのストレージノー
   ドとスイッチングトランジスタの不純物拡散領域との接
   触部を除く領域と、第１メモリセルと第２メモリセルの
   分離領域の一部と、第１メモリセルの反対側に隣接する
   メモリセルの分離領域の一部を含み、上層容量である前
   記第２メモリセルでは、この第２メモリセルの活性領域
   の一部と、第１メモリセルと第２メモリセルの分離領域
   の一部と、反対側に隣接するメモリセルの活性領域から
   、ストレージノードと不純物拡散領域との接触領域を除
   く領域とを含むように構成したことを特徴とする請求項
   （１）記載の半導体メモリ装置。
4. （４）前記容量領域が、基板面に並行に形成された構造
   を有し、最下層容量である第１メモリセルでは、この第
   １メモリセルの活性領域と分離領域の一部と、隣接する
   第２メモリセルの活性領域の一部と分離領域の一部と、
   反対側に隣接するメモリセルの活性領域の一部と分離領
   域の一部とを含み、上層容量である前記第２メモリセル
   では、この第２メモリセルのストレージノードが前記第
   １メモリセルのストレージノードを第１メモリセルのス
   トレージノード／基板コンタクトを中心に１８０度回転
   し、第２メモリセルのコンタクト位置に平行移動した形
   状を有し、さらに最上層容量である第３メモリセルでは
   、この第３メモリセルのストレージノードが前記第１メ
   モリセルのストレージノードを第３メモリセルの位置に
   平行移動した形状を有するように構成したことを特徴と
   する請求項（１）記載の半導体メモリ装置。
5. （５）一導電型半導体基板に複数のトレンチを形成し、
   このトレンチ間に形成されたＳｉ島上に複数のメモリセ
   ル領域を設け、前記Ｓｉ島側壁に積層型容量領域を設け
   、１つのメモリセルの容量領域と他のメモリセルの容量
   領域とが相互に延びるように構成したことを特徴とする
   半導体メモリ装置。
6. （６）前記Ｓｉ島表面の不純物拡散領域の一箇所とビッ
   ト線が接触するように構成したことを特徴とする請求項
   （５）記載の半導体メモリ装置。