JPH01200672A - コプレーナ型トランジスタ及びその製造方法 - Google Patents
コプレーナ型トランジスタ及びその製造方法Info
- Publication number
- JPH01200672A JPH01200672A JP2368688A JP2368688A JPH01200672A JP H01200672 A JPH01200672 A JP H01200672A JP 2368688 A JP2368688 A JP 2368688A JP 2368688 A JP2368688 A JP 2368688A JP H01200672 A JPH01200672 A JP H01200672A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多結晶シリコンとゲート絶縁膜界面の形成を清
浄化プロセスで行なう薄膜トランジスタに係り、連続形
成とセルファライン方式の単純化プロセスによる薄膜ト
ランジスタに関する。
浄化プロセスで行なう薄膜トランジスタに係り、連続形
成とセルファライン方式の単純化プロセスによる薄膜ト
ランジスタに関する。
従来の薄膜トランジスタは例えば特開昭５８−３２４５
１に記載され、その内容は第２図に示すとおりである。
１に記載され、その内容は第２図に示すとおりである。
（１）のＣＶＤ酸化膜１をデポした絶縁基板２上に多結
晶シリコン３を形成し、続いてＣＶＤシリコン酸化膜４
をかぶせホトリソグラフィーによってレジストパターン
５を形成し、ＣＶＤシリコン酸化膜４をエッチカットす
る。さらにこのＣＶＤシリコン酸化膜４パターンをマス
クに（２）、のように多結晶シリコン３の島カットの後
、除去する。このＣＶＤシリコン酸化ｖ４は多結晶シリ
コン３表面の汚れを防止するためである。このエツチン
グによって（３）のよう多結晶シリコン３下のＣＶＤ酸
化膜１も上部のＣＶＤシリコン酸化膜４と同程度の膜厚
がエツチングされ段差部を生ずる欠点がある。次に（４
）のようにゲート絶縁膜６．多結晶シリコン７の順に膜
形成する。
晶シリコン３を形成し、続いてＣＶＤシリコン酸化膜４
をかぶせホトリソグラフィーによってレジストパターン
５を形成し、ＣＶＤシリコン酸化膜４をエッチカットす
る。さらにこのＣＶＤシリコン酸化膜４パターンをマス
クに（２）、のように多結晶シリコン３の島カットの後
、除去する。このＣＶＤシリコン酸化ｖ４は多結晶シリ
コン３表面の汚れを防止するためである。このエツチン
グによって（３）のよう多結晶シリコン３下のＣＶＤ酸
化膜１も上部のＣＶＤシリコン酸化膜４と同程度の膜厚
がエツチングされ段差部を生ずる欠点がある。次に（４
）のようにゲート絶縁膜６．多結晶シリコン７の順に膜
形成する。
次に（５）に示したが、所定領域以外の多結晶シリコン
７をホトリソグラフィーによってエツチングし、さらに
多結晶シリコン７をマスクに下層のゲート絶縁膜６のエ
ツチングをする。続いて基板全体に熱拡散をほどこしソ
ース８およびドレイン９部にｐ÷拡散層を形成する０次
に（６）の如くＣＶＤ酸化膜１０を基板全体に堆積した
後コンタクトホールを開孔する。次にＡＱ−２％Ｓｉを
スパッタリングしホトエツチングし配線加工を施してい
る。
７をホトリソグラフィーによってエツチングし、さらに
多結晶シリコン７をマスクに下層のゲート絶縁膜６のエ
ツチングをする。続いて基板全体に熱拡散をほどこしソ
ース８およびドレイン９部にｐ÷拡散層を形成する０次
に（６）の如くＣＶＤ酸化膜１０を基板全体に堆積した
後コンタクトホールを開孔する。次にＡＱ−２％Ｓｉを
スパッタリングしホトエツチングし配線加工を施してい
る。
上記従来技術は第２図（１）、（２）に示したように、
多結晶シリコン３の島状加工に当って。
多結晶シリコン３の島状加工に当って。
マスクとしてのレジスタ５が多結晶シリコン３表面を汚
染しないよう表面カバー用にＣＶＤシリコン酸化膜４を
かぶせること。また多結晶シリコン３のパターニング後
に該ＣＶＤシリコン酸化膜をエツチング除去しなければ
ならない面倒な方法が採用されている。
染しないよう表面カバー用にＣＶＤシリコン酸化膜４を
かぶせること。また多結晶シリコン３のパターニング後
に該ＣＶＤシリコン酸化膜をエツチング除去しなければ
ならない面倒な方法が採用されている。
本発明の目的は製造プロセスが短く、界面が清浄化され
るコプレーナ薄膜トランジスタを考案することにある。
るコプレーナ薄膜トランジスタを考案することにある。
上記目的は薄膜トランジスタを製作するに当り、透明絶
縁基板上に多結晶シリコン膜、ゲート絶縁膜、低抵抗多
結晶シリコン膜を連続して成膜することにより、多結晶
シリコンとゲート絶縁膜の界面の汚れをなくしている。
縁基板上に多結晶シリコン膜、ゲート絶縁膜、低抵抗多
結晶シリコン膜を連続して成膜することにより、多結晶
シリコンとゲート絶縁膜の界面の汚れをなくしている。
なおソース・ドレイン部の形成に当っては、ホトリソグ
ラフィーによってチャネル部を形成するゲート絶縁膜と
上層の低抵抗多結晶シリコン膜をほぼ同形状にマスクし
、所要領域以外の低抵抗多結晶シリコン膜、ゲート絶縁
膜をエツチング除去した後、イオン打込みでセルファラ
インの接合形成ができる。この後イオン打込み層を活性
化し、基板全面を層間絶縁膜で被覆した後、コンタクト
形成をし電極蒸着をして。
ラフィーによってチャネル部を形成するゲート絶縁膜と
上層の低抵抗多結晶シリコン膜をほぼ同形状にマスクし
、所要領域以外の低抵抗多結晶シリコン膜、ゲート絶縁
膜をエツチング除去した後、イオン打込みでセルファラ
インの接合形成ができる。この後イオン打込み層を活性
化し、基板全面を層間絶縁膜で被覆した後、コンタクト
形成をし電極蒸着をして。
ゲート・ソース・ドレイン電極を基板面上に引き出しア
クティブマトリクスのデータ線とゲート線に接続するこ
とによって達成される。
クティブマトリクスのデータ線とゲート線に接続するこ
とによって達成される。
〔作用〕
薄膜トランジスタを製作するに当り、多結晶シリコン上
にゲート絶縁膜を連続成膜しており、レジスト介在等に
おける界面汚染が解消される。また、ゲート層も連続形
成して、セルファライン方法で接合形成し１層間絶縁膜
によってゲート・ソ−ス・ドレインの基板面上への配線
の引き出しを可能とした簡易プロセスであり、良好な素
子特性が得られる。
にゲート絶縁膜を連続成膜しており、レジスト介在等に
おける界面汚染が解消される。また、ゲート層も連続形
成して、セルファライン方法で接合形成し１層間絶縁膜
によってゲート・ソ−ス・ドレインの基板面上への配線
の引き出しを可能とした簡易プロセスであり、良好な素
子特性が得られる。
以下本発明の詳細な説明する。第１図は本発明による薄
膜トランジスタの製作プロセス図である。まず（１）−
に示したように絶縁基板２上に多結晶シリコン膜３．ゲ
ート絶縁暎６．リンドープした低抵抗ゲート多結晶シリ
コン膜１１を連続成膜する。膜形成は多結晶シリコン膜
３はモノシランガスを原料に、減圧ＣＶＤ法により５８
０℃で成膜した。膜厚は１０００人である。ゲート絶縁
膜６は常圧ＣＶＤ法により容積で不活性キャリアガス９
０％に対し原料ガス（モノシランガス：酸素＝４ ：
３）を１０％の流量比で流し、温度４８０℃のもとで膜
厚１０００人を形成した。ゲート多結晶シリコン膜１１
は番号３の多結晶シリコン膜と同じ条件で膜厚を１００
０人形成した後、基板全体にリンの熱拡散をほどこし膜
を低抵抗化した。
膜トランジスタの製作プロセス図である。まず（１）−
に示したように絶縁基板２上に多結晶シリコン膜３．ゲ
ート絶縁暎６．リンドープした低抵抗ゲート多結晶シリ
コン膜１１を連続成膜する。膜形成は多結晶シリコン膜
３はモノシランガスを原料に、減圧ＣＶＤ法により５８
０℃で成膜した。膜厚は１０００人である。ゲート絶縁
膜６は常圧ＣＶＤ法により容積で不活性キャリアガス９
０％に対し原料ガス（モノシランガス：酸素＝４ ：
３）を１０％の流量比で流し、温度４８０℃のもとで膜
厚１０００人を形成した。ゲート多結晶シリコン膜１１
は番号３の多結晶シリコン膜と同じ条件で膜厚を１００
０人形成した後、基板全体にリンの熱拡散をほどこし膜
を低抵抗化した。
膜は全て連続形成しているため界面の汚染がない。
また従来技術で見られたようにカバー用のＣＶＤシリコ
ン酸化膜４の除去がなく、多結晶シリコンＰＩＡ３と絶
縁基板２表面に段差が生じない。次にホトリソグラフィ
ーによって（２）のように島状に堆積層をエッチカット
する。この加工様子を斜視図、第３図にて詳細に説明す
る。第３図（ａ）は。
ン酸化膜４の除去がなく、多結晶シリコンＰＩＡ３と絶
縁基板２表面に段差が生じない。次にホトリソグラフィ
ーによって（２）のように島状に堆積層をエッチカット
する。この加工様子を斜視図、第３図にて詳細に説明す
る。第３図（ａ）は。
島状の堆積層にホトレジストパターン５をクロスオーバ
させチャネル部分となる部分をカバーする。
させチャネル部分となる部分をカバーする。
この状態のものでゲート多結晶シリコン膜１１さらにゲ
ート絶縁膜６の順にエツチングカットする。
ート絶縁膜６の順にエツチングカットする。
続いてホトレジストパターン５をマスクに剥出ししてる
多結晶シリコン膜３表面にセルファラインによってイオ
ン打込みし、ソース・ドレイン領域８．９を形成する。
多結晶シリコン膜３表面にセルファラインによってイオ
ン打込みし、ソース・ドレイン領域８．９を形成する。
ドーパントにリンを使用し、ドーズ量は、５ Ｘ １０
ｌＢａｍ−”、電圧は、３０ＫｅＶの条件である。次
にレジストパターン５を除去し、イオン打込みしたリン
の活性化処理を不活ガス雰囲気で温度６００’Ｃ，１５
時間する。第３図（ｂ）に素子構造を示す。なおこの構
造は第１図の工程（３）に相当するものである６次に電
極配線をするために層間絶縁膜１２形成をする方法を第
４図で説明する。第４図（、）は第３図（ｂ）における
２点Ａ−Ａ’間を絶縁基板２の表面に垂直に切った図で
ある。まずこの絶縁基板２表面に４０００人厚の層間絶
縁膜１２を形成する。層間絶縁膜１２は常圧ＣＶＤ法に
よるＰ Ｓ Ｇ （ＰｈｏｓｐｈｏｓｉｌｉｃａｔｅＧ
ｌａｓｓ）を採用した。形成条件は不活性キャリアガス
９０％の容積に対し原料ガス（モノシラン：フォスフイ
ン：酸素＝４：１：６）１０％で導入し、温度４８０℃
で形成した。次にコプレーナ型薄膜トランジスタを溝成
する多結晶シリコン上のソース・ドレイン・ゲート部に
コンタクトホール１３゜１４．１５を形成する。次でス
パッタリングによってＡＱ−Ｓｉ（２％）を８０００人
の厚さに形成した後、ホトリソグラフィーによってゲー
ト１６、ソース１７．ドレイン１８の電極パターンを形
成する０以上の結果、第２図（ｂ）および第４図（ｂ）
の断面に見る様な本発明コプレーナ型薄膜トランジスタ
が得られる。なお層間絶縁膜１２としては、ＰＳＧの外
、酸化シリコン膜、窒化シリコン膜、酸化タンタル膜等
が有効果である。
ｌＢａｍ−”、電圧は、３０ＫｅＶの条件である。次
にレジストパターン５を除去し、イオン打込みしたリン
の活性化処理を不活ガス雰囲気で温度６００’Ｃ，１５
時間する。第３図（ｂ）に素子構造を示す。なおこの構
造は第１図の工程（３）に相当するものである６次に電
極配線をするために層間絶縁膜１２形成をする方法を第
４図で説明する。第４図（、）は第３図（ｂ）における
２点Ａ−Ａ’間を絶縁基板２の表面に垂直に切った図で
ある。まずこの絶縁基板２表面に４０００人厚の層間絶
縁膜１２を形成する。層間絶縁膜１２は常圧ＣＶＤ法に
よるＰ Ｓ Ｇ （ＰｈｏｓｐｈｏｓｉｌｉｃａｔｅＧ
ｌａｓｓ）を採用した。形成条件は不活性キャリアガス
９０％の容積に対し原料ガス（モノシラン：フォスフイ
ン：酸素＝４：１：６）１０％で導入し、温度４８０℃
で形成した。次にコプレーナ型薄膜トランジスタを溝成
する多結晶シリコン上のソース・ドレイン・ゲート部に
コンタクトホール１３゜１４．１５を形成する。次でス
パッタリングによってＡＱ−Ｓｉ（２％）を８０００人
の厚さに形成した後、ホトリソグラフィーによってゲー
ト１６、ソース１７．ドレイン１８の電極パターンを形
成する０以上の結果、第２図（ｂ）および第４図（ｂ）
の断面に見る様な本発明コプレーナ型薄膜トランジスタ
が得られる。なお層間絶縁膜１２としては、ＰＳＧの外
、酸化シリコン膜、窒化シリコン膜、酸化タンタル膜等
が有効果である。
また多結晶シリコン膜３．ゲート、Ｉｆｉ縁膜６．ゲー
ト多結晶シリコン膜が厚い場合は、第５図に示すように
エツチングによる段差部が大きいので、層間ｌＩＡ縁膜
１２を形成する前に、Ｅ ＣＲ（ｅｌｅｃｔｒｏｎｃｙ
ｃｒｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ）
等により、積層の側面部１９にもシリコン酸化膜２０等
を形成して段差を緩和し、ゲート電極１６の配線を容易
にする６以上の結果、絶縁基板２上のデータ線、ゲート
線の配線が容易になる。
ト多結晶シリコン膜が厚い場合は、第５図に示すように
エツチングによる段差部が大きいので、層間ｌＩＡ縁膜
１２を形成する前に、Ｅ ＣＲ（ｅｌｅｃｔｒｏｎｃｙ
ｃｒｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ）
等により、積層の側面部１９にもシリコン酸化膜２０等
を形成して段差を緩和し、ゲート電極１６の配線を容易
にする６以上の結果、絶縁基板２上のデータ線、ゲート
線の配線が容易になる。
以上の如く本発明はゲート形成領域の多結晶シリコン膜
、ゲート絶縁膜を連続成膜し、工程中の外部汚染から完
全に保護する手段を講じてあり、従来のレジストによる
汚染は全くない、したがってこれまでのレジストを介在
する方法に比べれば格段と向上し非常に信頼性が高く特
性が安定している。また、レジスト工程でシリコン酸化
膜を多結晶シリコン面に当てカバーし、レジストの汚染
から保護する方法が提案されているが欠点とじて製造工
程が増えて繁雑になることである。本発明によれば、コ
プレーナ型薄膜トランジスタの製作において、製作工程
を増やさない簡易プロセスでゲート形成領域の汚染問題
を排除し、セルファライン方式によってすぐれた素子が
できる効果がある。
、ゲート絶縁膜を連続成膜し、工程中の外部汚染から完
全に保護する手段を講じてあり、従来のレジストによる
汚染は全くない、したがってこれまでのレジストを介在
する方法に比べれば格段と向上し非常に信頼性が高く特
性が安定している。また、レジスト工程でシリコン酸化
膜を多結晶シリコン面に当てカバーし、レジストの汚染
から保護する方法が提案されているが欠点とじて製造工
程が増えて繁雑になることである。本発明によれば、コ
プレーナ型薄膜トランジスタの製作において、製作工程
を増やさない簡易プロセスでゲート形成領域の汚染問題
を排除し、セルファライン方式によってすぐれた素子が
できる効果がある。
第１図は本発明の一実施例のコプレーナ型薄膜トランジ
スタの製作プロセスの縦断面図、第２図は従来法のコプ
レーナ型薄膜トランジスタの製作プロセスの断面図、第
３図は第１図（２）、（３）の斜視図、第４図（ａ）は
第３図のＡ−Ａ’線断面図、第４図（ｂ）は第４図（ａ
）のプロセスが進行したもので第１図（４）に相当する
図、第５図は第４図（ｂ）の変形図である。 ２・・・絶縁基板、３・・・多結晶シリコン膜、６・・
・ゲート絶縁膜、７・・・多結晶シリコン膜、８・・・
ソース領域、９・・・ドレイン領域、１０．１２・・・
層間絶縁膜、１１・・・ゲート多結晶シリコン膜、１６
・・・ゲート電第 １ 口 茅ＺＣ］ ＄３ 口 と ２ 洞す撃基柘 ３・−・々＃＆Δ）２碌
スタの製作プロセスの縦断面図、第２図は従来法のコプ
レーナ型薄膜トランジスタの製作プロセスの断面図、第
３図は第１図（２）、（３）の斜視図、第４図（ａ）は
第３図のＡ−Ａ’線断面図、第４図（ｂ）は第４図（ａ
）のプロセスが進行したもので第１図（４）に相当する
図、第５図は第４図（ｂ）の変形図である。 ２・・・絶縁基板、３・・・多結晶シリコン膜、６・・
・ゲート絶縁膜、７・・・多結晶シリコン膜、８・・・
ソース領域、９・・・ドレイン領域、１０．１２・・・
層間絶縁膜、１１・・・ゲート多結晶シリコン膜、１６
・・・ゲート電第 １ 口 茅ＺＣ］ ＄３ 口 と ２ 洞す撃基柘 ３・−・々＃＆Δ）２碌
Claims (1)
- 【特許請求の範囲】 １、アクティブマトリクスのデータ線とゲート線を搭載
した透明絶縁基板上のコプレーナ型トランジスタにおい
て、該透明基板上にソース・ドレイン・チャネル部を設
ける多結晶シリコン膜、ゲート絶縁膜、ゲート電極を連
続形成し、第１のホトリソ工程によつて、該連続形成層
を島状加工する工程と、第２のホトリソ工程によつて、
該加工島の中央のチャネル領域形成部をマスクし、該マ
スク以外のゲート電極膜、ゲート絶縁膜をエッチング除
去し、該チャネル領域を保護して、イオン打込みによる
セルファライン法でソース・ドレイン部に不純物をドー
ピングする工程と、該パターン全領域を層間絶縁膜で被
覆し、ソース・ドレイン・ゲート上の該層間絶縁膜の一
部を除去しソース・ドレイン・ゲートの電極を該透明絶
縁基板上のデータ線とゲート線に配線する工程であるこ
とを特徴とするコプレーナ型トランジスタの製造方法。 ２、特許請求の範囲第１項において、層間絶縁膜として
酸化シリコン、リンシリケートガラス、窒化シリコン膜
、酸化タンタル膜を用いることを特徴とするコプレーナ
型トランジスタの製造方法。 ３、アクティブマトリクスのデータ線とゲート線を搭載
した透明絶縁基板上のコプレーナ型トランジスタにおい
て、該トランジスタのソース・ドレイン・チャネル部と
なる第１の多結晶シリコン層とゲート絶縁膜となるシリ
コン酸化膜層とゲート電極となる第２の多結晶シリコン
層を続けて形成した堆積層であつて島状であり、該トラ
ンジスタのチャネル部となる領域上部の該ゲート絶縁膜
と該第２の多結晶シリコン膜パターンが該第１の多結晶
シリコン層上にのみ同一形状に形成してなり、さらに該
薄膜トランジスタ全領域に層間絶縁膜の被覆層があり、
該トランジスタチャネル部上の該第２の多結晶シリコン
の一部と該トランジスタソースおよびドレイン領域の第
１多結晶シリコン層の不純物ドープ領域上の該層間絶縁
膜の所要の電極コンタクト窓開部を通して、アルミニウ
ムの電極配線が具備されアクティブマトリクスのデータ
線とゲート線を搭載した透明絶縁基板上のコプレーナ型
薄膜トランジスタ。 ４、特許請求の範囲第３項記載の薄膜トランジスタにお
いて、前記層間絶縁膜として酸化シリコン、リンシリケ
ートガラス、窒化シリコン膜および酸化タンタル膜の少
なくとも一種を用いることを特徴とするコプレーナ型ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2368688A JPH01200672A (ja) | 1988-02-05 | 1988-02-05 | コプレーナ型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2368688A JPH01200672A (ja) | 1988-02-05 | 1988-02-05 | コプレーナ型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200672A true JPH01200672A (ja) | 1989-08-11 |
Family
ID=12117329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2368688A Pending JPH01200672A (ja) | 1988-02-05 | 1988-02-05 | コプレーナ型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200672A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184379A (ja) * | 1989-12-13 | 1991-08-12 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JP2001177099A (ja) * | 1999-12-14 | 2001-06-29 | Furontekku:Kk | 薄膜トランジスタの製造方法およびアクティブマトリクス基板ならびに薄膜成膜装置 |
| JP2007173803A (ja) * | 2006-12-11 | 2007-07-05 | Lg Philips Lcd Co Ltd | 薄膜成膜装置 |
-
1988
- 1988-02-05 JP JP2368688A patent/JPH01200672A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184379A (ja) * | 1989-12-13 | 1991-08-12 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JP2001177099A (ja) * | 1999-12-14 | 2001-06-29 | Furontekku:Kk | 薄膜トランジスタの製造方法およびアクティブマトリクス基板ならびに薄膜成膜装置 |
| JP2007173803A (ja) * | 2006-12-11 | 2007-07-05 | Lg Philips Lcd Co Ltd | 薄膜成膜装置 |
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