JPH09270517A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH09270517A JPH09270517A JP9951096A JP9951096A JPH09270517A JP H09270517 A JPH09270517 A JP H09270517A JP 9951096 A JP9951096 A JP 9951096A JP 9951096 A JP9951096 A JP 9951096A JP H09270517 A JPH09270517 A JP H09270517A
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Abstract
(57)【要約】
【課題】 トランジスタ特性を安定させることができる
ようにする。 【解決手段】 ガラス基板２１上にゲート電極２２およ
びゲート絶縁膜２３を介して半導体薄膜２４を形成し、
この半導体薄膜２４上にチャネル保護膜２５ａを形成
し、このチャネル保護膜２５ａをマスクとして半導体薄
膜２４の膜厚がほぼ半分になるまでドライエッチングし
た後、半導体薄膜２４上にオーミック層２６を介してソ
ース・ドレイン電極２８を形成する。したがって、半導
体薄膜２４の表面の酸化膜や汚染された部分を除去して
清浄な半導体薄膜２４の表面にオーミック層２６を介し
てソース・ドレイン電極２８を形成することができ、ト
ランジスタ特性を安定させることができる。
ようにする。 【解決手段】 ガラス基板２１上にゲート電極２２およ
びゲート絶縁膜２３を介して半導体薄膜２４を形成し、
この半導体薄膜２４上にチャネル保護膜２５ａを形成
し、このチャネル保護膜２５ａをマスクとして半導体薄
膜２４の膜厚がほぼ半分になるまでドライエッチングし
た後、半導体薄膜２４上にオーミック層２６を介してソ
ース・ドレイン電極２８を形成する。したがって、半導
体薄膜２４の表面の酸化膜や汚染された部分を除去して
清浄な半導体薄膜２４の表面にオーミック層２６を介し
てソース・ドレイン電極２８を形成することができ、ト
ランジスタ特性を安定させることができる。
Description
【０００１】
【発明の属する技術分野】この発明は薄膜トランジスタ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】アモルファスシリコンを活性層に用いた
薄膜トランジスタの構造で実用化されているものは、大
きく分けて逆スタガ型とスタガ型との２種類である。ま
た、逆スタガ型にはチャネル構造により、チャネル保護
膜型とチャネルエッチ型とがある。逆スタガ型は、図２
（Ａ）および（Ｂ）に示すように、ガラス基板１上にゲ
ート電極２およびゲート絶縁膜３を介して半導体薄膜４
を形成し、半導体薄膜４上にオーミック層５を介してソ
ース・ドレイン電極６、６を形成した構造となってい
る。このうちチャネル保護膜型は、図２（Ａ）に示すよ
うに、半導体薄膜４のチャネル部上にチャネル保護膜７
を形成しておき、ソース・ドレイン電極６、６をエッチ
ングする際のエッチング液から半導体薄膜４を保護する
構造となっている。チャネルエッチ型は、図２（Ｂ）に
示すように、ソース・ドレイン電極６、６をエッチング
する際に半導体薄膜４の一部をエッチングする構造とな
っている。一方、スタガ型は、図２（Ｃ）に示すよう
に、ガラス基板１上にソース・ドレイン電極６、６、オ
ーミック層５、および半導体薄膜４を形成し、半導体薄
膜４上にゲート絶縁膜３を介してゲート電極２を形成し
た構造となっている。一般に、逆スタガ型はスタガ型に
比べて移動度が３〜４割程度大きく、プラズマダメージ
が少ない点で優れている。また、チャネル保護膜型はチ
ャネルエッチ型に比べてソース・ドレイン電極エッチン
グの均一性の影響を少なくでき、半導体薄膜を薄くでき
る等の製造面で優れている。このような理由から、図２
（Ａ）に示すような逆スタガ・チャネル保護膜型の薄膜
トランジスタが最も広く用いられている。そこで、この
逆スタガ・チャネル保護膜型を例に従来の薄膜トランジ
スタの製造方法について説明する。
薄膜トランジスタの構造で実用化されているものは、大
きく分けて逆スタガ型とスタガ型との２種類である。ま
た、逆スタガ型にはチャネル構造により、チャネル保護
膜型とチャネルエッチ型とがある。逆スタガ型は、図２
（Ａ）および（Ｂ）に示すように、ガラス基板１上にゲ
ート電極２およびゲート絶縁膜３を介して半導体薄膜４
を形成し、半導体薄膜４上にオーミック層５を介してソ
ース・ドレイン電極６、６を形成した構造となってい
る。このうちチャネル保護膜型は、図２（Ａ）に示すよ
うに、半導体薄膜４のチャネル部上にチャネル保護膜７
を形成しておき、ソース・ドレイン電極６、６をエッチ
ングする際のエッチング液から半導体薄膜４を保護する
構造となっている。チャネルエッチ型は、図２（Ｂ）に
示すように、ソース・ドレイン電極６、６をエッチング
する際に半導体薄膜４の一部をエッチングする構造とな
っている。一方、スタガ型は、図２（Ｃ）に示すよう
に、ガラス基板１上にソース・ドレイン電極６、６、オ
ーミック層５、および半導体薄膜４を形成し、半導体薄
膜４上にゲート絶縁膜３を介してゲート電極２を形成し
た構造となっている。一般に、逆スタガ型はスタガ型に
比べて移動度が３〜４割程度大きく、プラズマダメージ
が少ない点で優れている。また、チャネル保護膜型はチ
ャネルエッチ型に比べてソース・ドレイン電極エッチン
グの均一性の影響を少なくでき、半導体薄膜を薄くでき
る等の製造面で優れている。このような理由から、図２
（Ａ）に示すような逆スタガ・チャネル保護膜型の薄膜
トランジスタが最も広く用いられている。そこで、この
逆スタガ・チャネル保護膜型を例に従来の薄膜トランジ
スタの製造方法について説明する。
【０００３】図３（Ａ）〜（Ｄ）は従来のこのような逆
スタガ・チャネル保護膜型の薄膜トランジスタの製造工
程を示したものである。この薄膜トランジスタの製造に
際しては、まず図３（Ａ）に示すように、ガラス基板１
の上面の所定の箇所にアルミニウム（Ａｌ）等からなる
ゲート電極２を成膜パターニングする。次に、ゲート電
極２を含むガラス基板１の上面全体に窒化シリコン（Ｓ
ｉＮx）等からなるゲート絶縁膜３を成膜し、その上面
に真性なアモルファスシリコ（ａ−Ｓｉ）からなる半導
体薄膜４を成膜し、その上面に窒化シリコン等からなる
チャネル保護膜形成層８を成膜する。次に、図３（Ｂ）
に示すように、チャネル保護膜形成層８のうち不要な部
分を除去することにより、ゲート電極２に対応する半導
体薄膜４の上面にチャネル保護膜７を形成する。次に、
チャネル保護膜７を含む半導体薄膜４の上面にリン等が
混入されたｎ+型アモルファスシリコン（ｎ+ａ−Ｓｉ）
からなるオーミック層５を成膜する。次に、図３（Ｃ）
に示すように、オーミック層５のうち不要な部分を除去
してソース・ドレイン領域５ａを島状に形成するととも
に、半導体薄膜４のうち不要な部分を除去してチャネル
領域４ａを形成する。次に、ゲート絶縁膜３の上面の所
定の箇所にＩＴＯからなる画素電極９を成膜パターニン
グする。次に、図３（Ｄ）に示すように、ソース・ドレ
イン領域５ａおよび画素電極９等の上面にソース・ドレ
イン電極１０、１０を成膜パターニングする。かくし
て、逆スタガ・チャネル保護膜型の薄膜トランジスタが
完成する。
スタガ・チャネル保護膜型の薄膜トランジスタの製造工
程を示したものである。この薄膜トランジスタの製造に
際しては、まず図３（Ａ）に示すように、ガラス基板１
の上面の所定の箇所にアルミニウム（Ａｌ）等からなる
ゲート電極２を成膜パターニングする。次に、ゲート電
極２を含むガラス基板１の上面全体に窒化シリコン（Ｓ
ｉＮx）等からなるゲート絶縁膜３を成膜し、その上面
に真性なアモルファスシリコ（ａ−Ｓｉ）からなる半導
体薄膜４を成膜し、その上面に窒化シリコン等からなる
チャネル保護膜形成層８を成膜する。次に、図３（Ｂ）
に示すように、チャネル保護膜形成層８のうち不要な部
分を除去することにより、ゲート電極２に対応する半導
体薄膜４の上面にチャネル保護膜７を形成する。次に、
チャネル保護膜７を含む半導体薄膜４の上面にリン等が
混入されたｎ+型アモルファスシリコン（ｎ+ａ−Ｓｉ）
からなるオーミック層５を成膜する。次に、図３（Ｃ）
に示すように、オーミック層５のうち不要な部分を除去
してソース・ドレイン領域５ａを島状に形成するととも
に、半導体薄膜４のうち不要な部分を除去してチャネル
領域４ａを形成する。次に、ゲート絶縁膜３の上面の所
定の箇所にＩＴＯからなる画素電極９を成膜パターニン
グする。次に、図３（Ｄ）に示すように、ソース・ドレ
イン領域５ａおよび画素電極９等の上面にソース・ドレ
イン電極１０、１０を成膜パターニングする。かくし
て、逆スタガ・チャネル保護膜型の薄膜トランジスタが
完成する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタの製造方法では、半導体薄膜４の上面
にチャネル保護膜形成層８を成膜した後フォトレジスト
をマスクとしてチャネル保護膜７をパターン形成する方
法として、エッチレートが大きくチャネル保護膜形成層
８と半導体薄膜４との選択比がとれるウエットエッチン
グを用いるが、半導体薄膜４上が酸化されてバリアとな
る酸化膜が形成されたり、チャネル保護膜７のパターニ
ング時やフォトレジストの剥離時に発生するパーティク
ルを含む層が半導体薄膜４表面に形成されてしまうた
め、半導体薄膜４の上面にオーミック層５を成膜しても
良好なコンタクトがとれないという問題があった。ま
た、ウエットエッチングでは半導体薄膜４の厚さ方向の
エッチング制御が良好でないため、このようなパーティ
クルを含む層のみをエッチングすることが困難であっ
た。ドライエッチングによるチャネル保護膜７をパター
ン形成では、テーパ制御ができ加工精度はいいが、マス
クとなるフォトレジスト等により多くの不純物を発生し
てしまったり、エッチレートが低いためスループットが
低いという問題があった。特にこのような薄膜トランジ
スタをスイッチング素子として用いた大型液晶表示基板
では、トランジスタ特性が不安定であるので歩留まりが
低かった。この発明の課題は、トランジスタ特性を安定
させることができるようにすることである。
薄膜トランジスタの製造方法では、半導体薄膜４の上面
にチャネル保護膜形成層８を成膜した後フォトレジスト
をマスクとしてチャネル保護膜７をパターン形成する方
法として、エッチレートが大きくチャネル保護膜形成層
８と半導体薄膜４との選択比がとれるウエットエッチン
グを用いるが、半導体薄膜４上が酸化されてバリアとな
る酸化膜が形成されたり、チャネル保護膜７のパターニ
ング時やフォトレジストの剥離時に発生するパーティク
ルを含む層が半導体薄膜４表面に形成されてしまうた
め、半導体薄膜４の上面にオーミック層５を成膜しても
良好なコンタクトがとれないという問題があった。ま
た、ウエットエッチングでは半導体薄膜４の厚さ方向の
エッチング制御が良好でないため、このようなパーティ
クルを含む層のみをエッチングすることが困難であっ
た。ドライエッチングによるチャネル保護膜７をパター
ン形成では、テーパ制御ができ加工精度はいいが、マス
クとなるフォトレジスト等により多くの不純物を発生し
てしまったり、エッチレートが低いためスループットが
低いという問題があった。特にこのような薄膜トランジ
スタをスイッチング素子として用いた大型液晶表示基板
では、トランジスタ特性が不安定であるので歩留まりが
低かった。この発明の課題は、トランジスタ特性を安定
させることができるようにすることである。
【０００５】
【課題を解決するための手段】請求項１記載の発明は、
基板上に成膜された半導体薄膜上にチャネル保護膜をパ
ターン形成し、このチャネル保護膜をマスクとしてチャ
ネル保護膜下方以外の半導体薄膜の上部をエッチング
し、ソース・ドレイン電極に対応する領域を形成するよ
うにしたものである。請求項２記載の発明は、半導体薄
膜は真性アモルファスシリコンからなり、チャネル保護
膜はフォトレジストをマスクとしてパターン形成された
窒化シリコンからなり、フォトレジストを剥離後、チャ
ネル保護膜下方以外の半導体薄膜の上部をドライエッチ
ングするようにしたものである。
基板上に成膜された半導体薄膜上にチャネル保護膜をパ
ターン形成し、このチャネル保護膜をマスクとしてチャ
ネル保護膜下方以外の半導体薄膜の上部をエッチング
し、ソース・ドレイン電極に対応する領域を形成するよ
うにしたものである。請求項２記載の発明は、半導体薄
膜は真性アモルファスシリコンからなり、チャネル保護
膜はフォトレジストをマスクとしてパターン形成された
窒化シリコンからなり、フォトレジストを剥離後、チャ
ネル保護膜下方以外の半導体薄膜の上部をドライエッチ
ングするようにしたものである。
【０００６】請求項１記載の発明によれば、チャネル保
護膜形成に伴う半導体薄膜表面の汚染をチャネル保護膜
をマスクとしてエッチングすることにより、半導体薄膜
とソース・ドレイン電極とを良好に電気的に導通させる
ことができる。請求項２記載の発明によれば、半導体薄
膜は真性アモルファスシリコンからなり、チャネル保護
膜は窒化シリコンからなるので、フォトレジストをマス
クとしたドライエッチングより選択比がとれるウエット
エッチングにより効率よくチャネル保護膜を形成しフォ
トレジストを剥離した後、汚染されたチャネル保護膜下
方以外の半導体薄膜の上部を薄膜の厚さ方向のエッチン
グ制御のよいドライエッチングにより除去できるので、
トランジスタ特性の良好な薄膜トランジスタを製造する
ことができる。
護膜形成に伴う半導体薄膜表面の汚染をチャネル保護膜
をマスクとしてエッチングすることにより、半導体薄膜
とソース・ドレイン電極とを良好に電気的に導通させる
ことができる。請求項２記載の発明によれば、半導体薄
膜は真性アモルファスシリコンからなり、チャネル保護
膜は窒化シリコンからなるので、フォトレジストをマス
クとしたドライエッチングより選択比がとれるウエット
エッチングにより効率よくチャネル保護膜を形成しフォ
トレジストを剥離した後、汚染されたチャネル保護膜下
方以外の半導体薄膜の上部を薄膜の厚さ方向のエッチン
グ制御のよいドライエッチングにより除去できるので、
トランジスタ特性の良好な薄膜トランジスタを製造する
ことができる。
【０００７】
【発明の実施の形態】図１（Ａ）〜（Ｄ）はそれぞれこ
の発明の一実施形態における薄膜トランジスタの各製造
工程を示したものである。そこで、これらの図を順に参
照しながら、この実施形態の薄膜トランジスタの製造方
法について説明する。
の発明の一実施形態における薄膜トランジスタの各製造
工程を示したものである。そこで、これらの図を順に参
照しながら、この実施形態の薄膜トランジスタの製造方
法について説明する。
【０００８】まず、図１（Ａ）に示すように、ガラス基
板２１の上面にスパッタによりアルミニウム（Ａｌ）や
タンタン（Ｔａ）等からなるゲート電極２２を成膜パタ
ーニングする。次に、ゲート電極２２を含むガラス基板
２１の上面全体にシリコン（Ｓｉ）の窒化物、シリコン
やタンタンの酸化物等からなるゲート絶縁膜２３をスパ
ッタやプラズマＣＶＤにより成膜する。なお、ゲート絶
縁膜２３はここで説明する１層式の他、２層で形成する
方式がある。この場合、下層にはアルミニウムやタンタ
ン等の陽極酸化膜（Ｔａ2Ｏ5、Ａｌ2Ｏ3）を用い、上層
にはシリコンの窒化物、シリコンやタンタンの酸化物等
を用いる。次に、ゲート絶縁膜２３の上面に、プラズマ
ＣＶＤにより、真性なアモルファスシリコン（ａ−Ｓ
ｉ）からなる半導体薄膜２４および窒化シリコン（Ｓｉ
Ｎx）等からなるチャネル保護膜形成層２５を連続して
成膜する。
板２１の上面にスパッタによりアルミニウム（Ａｌ）や
タンタン（Ｔａ）等からなるゲート電極２２を成膜パタ
ーニングする。次に、ゲート電極２２を含むガラス基板
２１の上面全体にシリコン（Ｓｉ）の窒化物、シリコン
やタンタンの酸化物等からなるゲート絶縁膜２３をスパ
ッタやプラズマＣＶＤにより成膜する。なお、ゲート絶
縁膜２３はここで説明する１層式の他、２層で形成する
方式がある。この場合、下層にはアルミニウムやタンタ
ン等の陽極酸化膜（Ｔａ2Ｏ5、Ａｌ2Ｏ3）を用い、上層
にはシリコンの窒化物、シリコンやタンタンの酸化物等
を用いる。次に、ゲート絶縁膜２３の上面に、プラズマ
ＣＶＤにより、真性なアモルファスシリコン（ａ−Ｓ
ｉ）からなる半導体薄膜２４および窒化シリコン（Ｓｉ
Ｎx）等からなるチャネル保護膜形成層２５を連続して
成膜する。
【０００９】次に、図１（Ｂ）に示すように、チャネル
保護膜形成層２５のうち不要な部分を図示しないフォト
レジストをマスクとしたウエットエッチング除去によ
り、ゲート電極２２に対応する半導体薄膜２４の上面に
チャネル保護膜２５ａを形成する。次に、フォトレジス
トを除去後、チャネル保護膜２５ａをマスクとして半導
体薄膜２４の膜厚方向にドライエッチングする。この場
合、半導体薄膜２４の表面に形成された酸化膜やフォト
レジストの除去により汚染された部分を半導体薄膜２４
の厚さ方向に制御よく除去することができ、清浄な半導
体薄膜２４の表面が得られる。次に、大気に晒さないよ
うにして、図１（Ｃ）に示すように、チャネル保護膜２
５ａを含む半導体薄膜２４の上面にリン等が混入された
ｎ+型アモルファスシリコン（ｎ+ａ−Ｓｉ）からなるオ
ーミック層２６を成膜し、フォトリソグラフィによりオ
ーミック層２６のうち不要な部分を除去してソース・ド
レイン領域２６ａ、２６ａを島状に形成するとともに、
半導体薄膜２４のうち不要な部分を除去してチャネル領
域２４ａを形成する。次に、ゲート絶縁膜２３の上面の
所定の箇所にスパッタによりＩＴＯからなる画素電極２
７を成膜パターニングする。次に、図１（Ｄ）に示すよ
うに、ソース・ドレイン領域２６ａ、２６ａおよび画素
電極２７の上面等にスパッタによりアルミニウムやクロ
ム（Ｃｒ）等からなるソース・ドレイン電極２８を成膜
パターニングする。かくして、逆スタガ・チャネル保護
膜型の薄膜トランジスタが完成する。
保護膜形成層２５のうち不要な部分を図示しないフォト
レジストをマスクとしたウエットエッチング除去によ
り、ゲート電極２２に対応する半導体薄膜２４の上面に
チャネル保護膜２５ａを形成する。次に、フォトレジス
トを除去後、チャネル保護膜２５ａをマスクとして半導
体薄膜２４の膜厚方向にドライエッチングする。この場
合、半導体薄膜２４の表面に形成された酸化膜やフォト
レジストの除去により汚染された部分を半導体薄膜２４
の厚さ方向に制御よく除去することができ、清浄な半導
体薄膜２４の表面が得られる。次に、大気に晒さないよ
うにして、図１（Ｃ）に示すように、チャネル保護膜２
５ａを含む半導体薄膜２４の上面にリン等が混入された
ｎ+型アモルファスシリコン（ｎ+ａ−Ｓｉ）からなるオ
ーミック層２６を成膜し、フォトリソグラフィによりオ
ーミック層２６のうち不要な部分を除去してソース・ド
レイン領域２６ａ、２６ａを島状に形成するとともに、
半導体薄膜２４のうち不要な部分を除去してチャネル領
域２４ａを形成する。次に、ゲート絶縁膜２３の上面の
所定の箇所にスパッタによりＩＴＯからなる画素電極２
７を成膜パターニングする。次に、図１（Ｄ）に示すよ
うに、ソース・ドレイン領域２６ａ、２６ａおよび画素
電極２７の上面等にスパッタによりアルミニウムやクロ
ム（Ｃｒ）等からなるソース・ドレイン電極２８を成膜
パターニングする。かくして、逆スタガ・チャネル保護
膜型の薄膜トランジスタが完成する。
【００１０】このように、この薄膜トランジスタの製造
方法では、チャネル保護膜２５ａをマスクとして半導体
薄膜２４の膜厚方向にドライエッチングした後、半導体
薄膜２４上にオーミック層２６を介してソース・ドレイ
ン電極２８を形成するので、半導体薄膜２４の表面の酸
化膜や汚染された部分を除去して清浄な半導体薄膜２４
の表面にオーミック層２６を介してソース・ドレイン電
極２８を形成することができ、トランジスタ特性を安定
させることができる。
方法では、チャネル保護膜２５ａをマスクとして半導体
薄膜２４の膜厚方向にドライエッチングした後、半導体
薄膜２４上にオーミック層２６を介してソース・ドレイ
ン電極２８を形成するので、半導体薄膜２４の表面の酸
化膜や汚染された部分を除去して清浄な半導体薄膜２４
の表面にオーミック層２６を介してソース・ドレイン電
極２８を形成することができ、トランジスタ特性を安定
させることができる。
【００１１】なお、上記実施形態では、チャネル保護膜
２５ａをマスクとしてドライエッチングしたが、これに
限らず、例えばアルゴン（Ａｒ）中でチャネル保護膜２
５ａをマスクとして逆スパッタするようにしてもよい。
また、上記実施形態では、ソース・ドレイン領域２６
ａ、２６ａとしてｎ+型アモルファスシリコンを成膜し
たが、チャネル保護膜２５ａまたはチャネル保護膜２５
ａのフォトレジストをマスクとして不純物をイオン注入
し、チャネル保護膜２５ａ下方の半導体薄膜２４の両側
に不純物イオンを含んだソース・ドレイン領域を形成
し、この上にソース・ドレイン電極２８、２８を形成し
てもよい。さらに、上記実施形態では、逆スタガ型の薄
膜トランジスタであったが、半導体薄膜上側にソース・
ドレイン電極とコンタクトをとる領域があれば、ボトム
ゲート型の薄膜トランジスタでもよい。
２５ａをマスクとしてドライエッチングしたが、これに
限らず、例えばアルゴン（Ａｒ）中でチャネル保護膜２
５ａをマスクとして逆スパッタするようにしてもよい。
また、上記実施形態では、ソース・ドレイン領域２６
ａ、２６ａとしてｎ+型アモルファスシリコンを成膜し
たが、チャネル保護膜２５ａまたはチャネル保護膜２５
ａのフォトレジストをマスクとして不純物をイオン注入
し、チャネル保護膜２５ａ下方の半導体薄膜２４の両側
に不純物イオンを含んだソース・ドレイン領域を形成
し、この上にソース・ドレイン電極２８、２８を形成し
てもよい。さらに、上記実施形態では、逆スタガ型の薄
膜トランジスタであったが、半導体薄膜上側にソース・
ドレイン電極とコンタクトをとる領域があれば、ボトム
ゲート型の薄膜トランジスタでもよい。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、チャネル保護膜形成に伴う半導体薄膜表面の汚染を
チャネル保護膜をマスクとしてエッチングすることによ
り、半導体薄膜とソース・ドレイン電極とを良好に電気
的に導通させることができる。
ば、チャネル保護膜形成に伴う半導体薄膜表面の汚染を
チャネル保護膜をマスクとしてエッチングすることによ
り、半導体薄膜とソース・ドレイン電極とを良好に電気
的に導通させることができる。
【図１】この発明の第１実施形態における薄膜トランジ
スタの製造工程を示す断面図。
スタの製造工程を示す断面図。
【図２】薄膜トランジスタの各種構造を示す断面図。
【図３】従来の薄膜トランジスタの製造工程を示す断面
図。
図。
２１ ガラス基板 ２２ ゲート電極 ２３ ゲート絶縁膜 ２４ 半導体薄膜 ２４ａ チャネル領域 ２５ａ チャネル保護膜 ２６ａ ソース・ドレイン領域 ２８ ソース・ドレイン電極
Claims (2)
- 【請求項１】 基板上に成膜された半導体薄膜上にチャ
ネル保護膜をパターン形成し、前記チャネル保護膜をマ
スクとして前記チャネル保護膜下方以外の前記半導体薄
膜の上部をエッチングし、ソース・ドレイン電極に対応
する領域を形成することを特徴とする薄膜トランジスタ
の製造方法。 - 【請求項２】 前記半導体薄膜は真性アモルファスシリ
コンからなり、前記チャネル保護膜はフォトレジストを
マスクとしてパターン形成された窒化シリコンからな
り、前記フォトレジストを剥離後、前記チャネル保護膜
下方以外の前記半導体薄膜の上部をドライエッチングす
ることを特徴とする請求項１記載の薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9951096A JPH09270517A (ja) | 1996-03-29 | 1996-03-29 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9951096A JPH09270517A (ja) | 1996-03-29 | 1996-03-29 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270517A true JPH09270517A (ja) | 1997-10-14 |
Family
ID=14249266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9951096A Pending JPH09270517A (ja) | 1996-03-29 | 1996-03-29 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09270517A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560975B1 (ko) * | 1999-06-16 | 2006-03-15 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| JP2014187390A (ja) * | 2008-08-08 | 2014-10-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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