JPH01200719A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、デジタル回路、さらには半導体騙積回路装
置内で容量性負荷を駆動するドライバなどに適用して有
効な技術に関するもので、たとえばＥＣＬ（エミッタ結
合論理）レベレの論理信号をレベル変換してＣＭＯＳ（
相補ＭＯＳトランジスタ）論理回路あるいはＢｉ−ＣＭ
ＯＳ（バイポーラ−ＣＭＯＳ複合）論理回路を駆動する
のに利用して有効な技術に関するものである。

［従来の技術］ たとえば、日経マグロウヒル社刊行「日経エレクトロニ
クス１９８６年１２月１２日号Ｎｏ、４１０Ｊには、Ｅ
ＣＬレベルの論理信号をＣＭＯ３論理回路あるいはバイ
ポーラＣＭＯＳ論理回路に適合するレベルの論理信号に
レベル変換するバイポーラＣＭＯＳ型のデジタル回路が
記載されている。

本発明者は、この種のデジタル回路として、第４図に示
すようなデジタル回路を開発した。

第４図に示すデジタル回路１０は、ＥＣＬからＣＭＯＳ
あるいはＢｉ−ＣＭＯＳへのレベル変換を行なうＢｉ−
ＣＭＯＳ型のデジタル回路であって、その出力部１１は
ｎｐｎバイポーラトランジスタＱｌ、Ｑ２を用いて構成
され、その駆動部１２はｐチャンネルＭＯＳトランジス
タＭｐｌ、Ｍｐ２．Ｍｐ３とＮチャンネルＭＯ８Ｉ−ラ
ンジスタＭ　ｎ　１　、　Ｍ　ｎ　２　、　Ｍ　ｎ　３
　、　Ｍ　ｎ　４　、　Ｍ　ｎ　５を用いて構成されて
いる。

バイポーラトランジスタＱｌ、Ｑ２は、正側電源電位ｖ
ｃｃと負側電位Ｖ　Ｅ　Ｅとの間で直列に接続されるこ
とによってプッシュプル型の出力部１１を構成する。そ
の出力ｏｕｔは、両トランジスタＱｌ、Ｑ２の接続点（
ノード）から導出されて、たとえばＣＭＯＳ論理回路あ
るいはＢｉ−ＣＭＯＳ論力回踏力回路容量性負荷ＣＬに
接続される。

また、ＭＯ８ｈラントランジスタｌ、Ｍｎｌ。

Ｍｐ２．Ｍｎ２）と（Ｍ　ｐ　３　＋　Ｍ　ｎ　３　＋
　Ｍ　ｎ　４　＋Ｍ　ｎ　５　）はそれぞれカレントミ
ラーによるレベル変換回路１３．１４を形成する。この
レベル変換回路１３．１４は、ＥＣＬ３０からエミッタ
フォロワ・バッファ部２０を介して出力される一対の差
動論理信号子Ｘ、−Ｘをレベル変換しながら」−射出力
部１１に伝達することにより、上記バイポーラトランジ
スタＱ１．Ｑ２を相補駆動する。

以上のようなデジタル回路１０を半導体集積回路装置Ｉ
Ｃ内に設けることにより、たとえば、内部を低消費電力
性にすぐれたＣＭＯＳあるいはＢｉ　−ＣＭ　ＯＳで形
成するとともに、外部に対してはＥＣＬと互換性のある
半導体集積回路装置を構成することができるようになる
。

［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような課題のあ
ることが本発明者によってあきらかとされた。

すなわち、たとえば第５図に示したデジタル回路１０で
は、Ｂｉ−ＣＭＯＳ型の回路構成によって消費電力の低
減化がはかられてはいるものの、その出力ｏｕｔの論理
レベルが’Ｌ”（低レベル）のときに、レベル変換回路
１３．１４の入力側Ｍ○ＳトランジスタＭｐｌ−Ｍｎｌ
およびＭｐ３−Ｍｎ３にそれぞれ定常的な電流１１．Ｉ
２が流れるようになっている。

このため、上記デジタル回路１０をたとえば記憶回路に
おけるワード線ドライバあるいはアドレスバッファなど
として数多く設けると、出力ｏｕｔの論理レベルがＩＩ
Ｌ”　（低レベル）となっているデジタル回路にて、上
記電流Ｔｌ、Ｉ２がそれぞれに流れるため、全体として
大きな電力を消費することになってしまう。とくに、上
記デジタル回路１０をワード線ドライバとして多数用い
た場合、出力ｏｕｔがＩＩＨ”　（高レベル）となるの
は一つだけで、それも選択時だけに限られる。この結果
、実質的にはほとんど全てのデジタル回路の出力がＩＩ
ＬＩ＋（低レベル）状態となって、上記電流ＩＩ、Ｉ２
を無１駄に消費してしまうようになる。

以上のように、上述したデジタル回路１０には、その出
力ｏｕｔが特定の論理レベルのときに消費電流が多くな
るといった課題があった。

本発明の目的は、デジタル回路の消費電流を高速性を損
なうことなく低減させられるようにする、という技術を
提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、容量性負荷に接続されたデジタル回路の論理
出力レベルが消費電流を多くする特定論理レベルである
か否かを検出し、この検出に基づいて上記デジタル回路
を消費電流の少ないアイドリング状態に制御するととも
に、アイドリング状態に制御された上記デジタル回路の
出力を上記特定論理レベルに保持する保持手段を別に備
えるといいうものである。

［作用］ 上記した手段によれば、たとえばデジタル回路の消費電
流を多くする特定論理レベルがＬＬ　Ｌ　ＩＩ（低レベ
ル）の場合、デジタル回路は、その出力がＪ′＋　　（
高レベル）から“Ｌ″　（低レベル）に切り替えられた
直後に直流電流を消費しないアイドリング状態に制御さ
れるとともに、その出力が別の保持手段によって“Ｌ”
（低レベル）に保持されるようになることにより、ｌｌ
Ｌ＋＋（低レベル）のときの定常的な消費電流を少なく
することができる。

これにより、デジタル回路の消費電流を高速性を損なう
ことなく低減させられるようにする、という目的が達成
される。

［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図は本発明による技術が適用されたデジタル回路の
一実施例を示す。

同図に示すデジタル回路１０は半導体集積回路装置ＩＣ
内にてＥＣＬからＣＭＯＳあるいはＢｉ−ＣＭＯＳへの
レベル変換を行なう回路として構成されたものであって
、まず、その出力部１１はｎｐｎバイポーラトランジス
タＱｌ、Ｑ２を用いて構成され、その駆動部１２はｐチ
ャンネールＭ○Ｓ　ｌ−ランジスタＭｐｌ、Ｍｐ２．Ｍ
ｐ３とｎチャンネルＭＯＳトランジスタＭｎ　１．Ｍｎ
　２．Ｍｎ３、Ｍｎ４．Ｍｎ５を用いて構成されている
。

バイポーラトランジスタＱｌ、Ｑ２は、正側電源電位Ｖ
　ｃ　ｃと負側電源電位Ｖ　Ｅ　Ｅとの間で直列に接続
されることによってプッシュプル型の出力部１１を構成
する。その出力ｏｕｔは、両トランジスタＱｌ、Ｑ２の
接続点（ノード）から導出されて、たとえばＣＭＯＳ論
理回路あるいはＢｊ−ＣＭＯＳ論理回路などの容量性負
荷ＣＴ−に接続される。

また、ＭＯＳトランジスタ（Ｍｐｌ、Ｍｎｌ。

Ｍｐ２．Ｍｎ２）と（Ｍｐ３．Ｍｎ３．Ｍｎ４＋Ｍ　ｎ
　５　）はそれぞれカレントミラーによるレベル変換回
路１．３．１４を形成する。このレベル変換回路１３，
１．４は、ＥＣＬ３０からエミッタフォア− ロワ・バッファ部２０を介して出力される一対の差動論
理信号十Ｘ、−Ｘをレベル変換しながら上記出力部」−
］−に伝達することにより、上記バイポーラトランジス
タＱｌ、Ｑ２を相補原動する。エミッタフォロワ・バッ
ファ部２０には２つのバイポーラトランジスタＱ３．Ｑ
４が設けられ、各トランジスタＱ３．Ｑ４はそれぞれに
エミッタフォロワを形成する。

さらに、」二連した構成に加えて、上記デジタル回路１
０の出力ｏｕｔが直流消費電流を多くする特定論理レベ
ルすなわちここてはｒｒＬ”　（低レベル）になったか
否かを検出するレベル検出手段４０と、このレベル検出
手段４０がｌｌＬ＋＋　　（低レベル）を検出したとき
に上記デジタル回路１０を直流電流消費の少ないアイド
リング状態に制御する制御回路５０と、アイドリング状
態に制御された上記デジタル回路１０の出力ｏｕｔをｆ
ｌＬ＋＋　　（低レベル）に保持する保持手段６０とが
設けられている。

ここで、上記レベル検出手段４０は、正側電源電位Ｖｃ
ｃと負側電源電位ＶＴ　Ｔ　（ＶＴ　Ｔ＞Ｖ　ＥＥ）と
の間で動作するＣＭＯＳインバータによって構成されて
いる。Ｍｐ７．Ｍｎ７は、そのＣＭＯＳインバータを形
成するｐチャンネルおよびｎチャンネルＭＯＳトランジ
スタを示す。このレベル検出手段４０は、上記デジタル
回路１０の出力Ｏｕ１．が１１１．ｕ　　（低レベル）
になると、検出出力ＶｃｏとしてＩＩＨ”　（高レベル
）を出力する。

上記制御回路５ｏはバイポーラ１〜ランジスタＱ５によ
って構成されている。このバイポーラトランジスタＱ５
は、エミッタフォロワ・バッファ部２０のバイポーラト
ランジスタＱ３とエミッタ結合されることによって一種
のワイヤード論理和を形成する。そして、」二足検出出
力ＶｃｏがＩＩＨ″′（高レベル）のときに、レベル変
換回路上３，１４のＭＯ８＋−ランジスタＭｐｉ、Ｍｐ
３をそれぞれ強制的にオフ状態にする。

ＭＯ８＋−ランジスタＭｐｌ−，Ｍｐ３がオフ状態にな
ると、出力ｏｕｔの論理レベルがＩＩＬＩ＋　　（低レ
ベル）のときにＭｏｓ＋〜ランジスタＭｐｌ−Ｍｎｌお
よびＭ　ｐ　３−Ｍ　ｎ　３にそれぞれ流れる直流電流
、Ｔ１．Ｉ２が遮断される。これにより、デジタル回路
１０は直流電流を消費しないアイドリング状態になる。

これに伴い、出力部１１のバイポーラトランジスタＱｌ
、Ｑ２が共にオフ状態になって、出力ｏｕｔはフローテ
ィング状態になるが、このときの出力ｏｕｔの論理レベ
ルは、上記保持回路６０によってＩＩＬ”　（低レベル
）に保たれるようになる。

保持回路６０は抵抗Ｒ１によって形成され、出力ｏｕｔ
を負側電源電位Ｖ　Ｅ　Ｅに弱く引っ張ることにより、
フローティング状態になった出力Ｏｕｔの論理レベルを
１１Ｌ１１（低レベル）に保持する。

この場合、上記保持回路６０のＩＩＬ”　（低レベル）
保持力は、抵抗Ｒ１の抵抗値を高めにすることにより、
出力ｏｕｔをＩＩＨ”　（高レベル）に駆動するのに妨
げとならないように弱く設定されている。

第２図は、第１図に示したデジタル回路１０の動作例を
波形チャートによって示す。

第１図および第２図において、まず、外部のＥＣＬ７０
から端子Ｐｉｎを介して与えられる踏力入力信号ＩＮが
“Ｌ”　（低レベル）のとき、上記デジタル信号１０の
入力論理信号子Ｘ、−Ｘは、＋ＸがＩＩＨ”　（高レベ
ル）で、−ＸがＬＬＬ″　（低レベル）となる。このと
き、テ゛シタル回路１０は、＋ＸがＨ′″　（高レベル
）であることにより、ＭｐｌおよびＭｐ３がそれぞれオ
フ状態となる。これに伴い、Ｍｎ２およびＭ　ｎ　４も
オフ状態となる。

一方、−Ｘが“Ｌ”　（低レベル）であることにより、
Ｍｐ２がオン状態となる。これにより、Ｑｌがオン状態
で、Ｑ２がオフ状態となって、出力○ｕｔにはＨ′″　
（高レベル）が現われる。

次に、上記踏力入力信号ＩＮがＬ′″　（低レベル）か
ら“Ｈ”（高レベル）に切り替わって、＋ＸがＬ′″　
（低レベル）で、−Ｘが“Ｈ”　（高レベル）になると
、ＭｐｌおよびＭｐ３がそれぞれオン状態に駆動される
。このＭｐｌ、Ｍｐ３のオン状態によって流れる電流１
１．Ｉ２は、ＭｎｌおよびＭ　ｎ　３からＭｎ２および
Ｍ　ｎ　４にそれぞれカレントミラーにより伝達される
。これにより、Ｍｎ２およびＭ　ｎ　４がオン状態に駆
動される。

一方、−Ｘが“Ｈ”　（高レベル）になることにより、
Ｍｐ２がオフ状態となる。

これにより、Ｑｌがオフ状態で、Ｑ２がオン状態となっ
て、出力ｏｕｔの論理レベルがＩＩ　Ｌ　ＩＩ（低レベ
ル）に切り替えられる。

ここで、出力ｏｕｔが“Ｌ”　（低レベル）になったと
き、Ｍｐｌ、Ｍｐ３を通して流れる電流■１、Ｉ２によ
って、デジタル回路１０の電流？ｙ４費が増大する状態
が生じる。しかし、出力ｏｕｔが一旦１１Ｌ”　（低レ
ベル）になると、上記レベル検出回路４０の出力がＬＬ
Ｗ＋　　（高レベル）になり、これにより制御回路５０
を形成するバイポーラトランジスタの５がオン状態にな
る。Ｑ５がオン状態になると、Ｑ５とＱ４のワイヤード
論理和によって、十ＸがＩＩＬＩ＋　　（低レベル）か
らＨ′″　（高レベル）に持ち上げられて、Ｍｐｌおよ
びＭｐ３が共にオフ状態にさせられる。これにより、Ｍ
ｐｌ、Ｍｐ３を流れる電流ＩＩ、Ｉ２は、出力Ｏｕｔが
ＩＩＬＩ＋（低レベル）に切り替わった後で、たたちに
遮断される。Ｑｌ、Ｑ２は共にオフ状態となる。この結
果、出力ｏｕｔは、−旦１１Ｌ″′　（低レベル）を確
定した後、ただちにフローティング状態になる。フロー
ティング状態になった出力Ｏｕｔのレベルは、保持回路
６０の抵抗Ｒ１によって負側電源電位Ｖ　Ｅ　Ｒすなわ
ちＩＩＬＩ＋（低レベル）側に引っ張れて１／Ｌｌ＋（
低レベル）に保持される。

以上のようにして、出力ｏｕｔが１ｌＨ１＋　　（高レ
ベル）から“Ｌ”　（低レベル）に切り替えられると、
その切り替わった当初は一時的に消費電流が増大する状
態が生じるが、この状態はただちに終了して、直流消費
電流の少ない状態に移行するようになる。また、出力ｏ
ｕｔの論理レベルが切り替わる過渡時には、出力部１１
のバイポーラトランジスタＱｌ、Ｑ２によって容量性負
荷ＣＬに大きな充放電電流を流すことができるので、動
作の高速性は少しも損なわれない。

以上のようにして、デジタル回路１０は、その出力ｏｕ
ｔが直流消費電流を多くする１１Ｌ１１　　（低レベル
）に切り替えられた場合に、その出力Ｏｕｔが”Ｈ”　
（高レベル）からＩＩＬ”　（低レベル）に切り替えら
れた直後に直流消費電流の少ないアイドリング状態に制
御されると共に、その出力Ｏｕｔが別の保持手段６０に
よってＩＩＬ″′　（低レベル）に保持されるようにな
ることにより、ＩＩ　Ｌ　ＩＩ（低レベル）のときの定
常的な直流消費電流を少なくすることができる。これに
より、高速性を損なうことなく直流消費電流を低減させ
ることができるようになる。したがって、上記デジタル
回路１０で、たとえばワード線ドライバを構成すれば、
非選択状態にある大多数のドライバにおける直流消費電
流を小さく抑えて消費電力の少ない高速記憶回路を構成
することができるようになる。

第３図は本発明の別の実施例を示す。

同図に示す実施例は、上記デジタル回路１０を２つずつ
使って互いに相補な論理出力子ｏｕｒ。

−ｏｕｔを作り出すようにしたものであって、記憶回路
におけるアドレスバッファなどに用いられる。同図に示
す実施例では、面出力＋ｏｕｔ、−ｏｕｔの間に、保持
回路６０として２組のＣＭＯＳインバータ６１．６２に
よるラッチ回路が接続されている。このラッチ回路を構
成するＣＭＯＳインバータ６１．６２は、出力＋ｏｕｔ
、−ｏｕｔのいずれか一方がｔｒＨｎ　　（高レベル）
となるのを妨げないような大きさに形成されている。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、出力が“Ｈ”
　（高レベル）のときに消費電流が増大するデジタル回
路にあっては、そのＩＩＨＩ＋　　（高レベル）が出力
されたときにデジタル回路をアイドリング状態にするよ
うに構成するようにしてもよい。また、ＭＯＳトランジ
スタは、ＭＯ８以外のＭＩＳ（金属−絶縁物一半導体）
トランジスタであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＣＬからＣＭＯ３
あるいはＢｉ−ＣＭＯＳのレベル変換回路に適用した場
合について説明してきたが、−１５＝ それに限定されるものではなく、たとえば通常の論理ゲ
ートあるいはドライバなどにも適用できる。

少なくとも、容量性負荷を駆動するデジタル回路には適
用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、高速性を損なうことなく消費電流を低減させ
られる、という効果が得られる。

【図面の簡単な説明】

第１図は本発明が適用されたデジタル回路の一実施例を
示す図、 第２図は第１図に示したデジタル回路の動作例を示す波
形チャート、 第３図は本発明の別の実施例を示す回路図、第４図は本
発明に先立って検討されたデジタル回路を示す図である
。 １０・・・・デジタル回路、１１・・・・出力部、１２
・・・・暉動部、１３．１４・・・・レベル変換回路、
２０・・・・エミッタフォロワ・バッファ部、３０・・
・・ＥＣＬ　（エミッタ結合論理）、４０・・・・レベ
ル検出回路、５０・・・・制御回路、６０・・・・１１
Ｌ１１（低レベル）保持回路、ｏｕｔ・・・・出力、Ｃ
Ｌ・・・・容量性負荷、ＩＣ・・・・半導体集積回路装
置。

Claims (1)

1. 【特許請求の範囲】 １、容量性負荷に接続されたデジタル回路と、このデジ
   タル回路の論理出力レベルを検出するレベル検出手段と
   、このレベル検出手段が特定論理レベルを検出したとき
   に上記デジタル回路を電流消費の少ないアイドリング状
   態に制御する制御回路と、アイドリング状態に制御され
   た上記デジタル回路の出力を上記特定論理レベルに保持
   する保持手段とを備えたことを特徴とするデジタル回路
   。 ２、ＥＣＬ（エミッタ結合論理）から出力される一対の
   差動論理信号のレベルをそれぞれＣＭＯＳ論理（金属−
   絶縁物−半導体トランジスタによる相補型論理）または
   Ｂｉ−ＣＭＯＳ論理（バイポーラ−ＣＭＯＳ複合型論理
   ）に適合するレベルに変換する一対のレベル変換回路と
   、この一対のレベル変換回路によって相補駆動されるバ
   イポーラトランジスタによる出力部とを備えた特許請求
   の範囲第１項記載のデジタル回路。