JPH01201287A

JPH01201287A - パチンコ機の制御装置

Info

Publication number: JPH01201287A
Application number: JP63027259A
Authority: JP
Inventors: Kenkichi Nakajima; 健吉中島
Original assignee: HEIWA IND CO Ltd; Heiwa Kogyo KK
Current assignee: HEIWA IND CO Ltd; Heiwa Kogyo KK
Priority date: 1988-02-08
Filing date: 1988-02-08
Publication date: 1989-08-14
Anticipated expiration: 2012-12-10
Also published as: JP2688750B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）未発１１は誤動作発生を正常動作に復帰させるためのパ
チンコ機の制御装置に関する。

（従来の技術）近年の電子回路集積技術の向上に伴ない、マイクロコン
ピュータ関連の電子部品はあらゆる分野に普及している
。これらの電子部品は極めて高い密度で集積しであるた
め、小さな環境変化か前記電子部品、特にマイクロコン
ピュータに大きな影響を与え、暴走、ループ現象などの
誤動作を発生させる。そこで、マイクロコンピュータに
は通常環境の使用時における上記誤動作の対策を施しで
ある。

ところで、遊技機器にはパチンコ機のようにリレー、ソ
レノイドおよびモータなどの機構部を設けたものがあり
、この機構部はマイクロコンピュータからなる演算処理
手段により制御される。このパチンコ機の演算処理手段
には、ソフトウェアまたはハードウェア上にタイマクロ
ックを設けてあり、このタイマクロックに基いてパチン
コ機の効果音発生、操作スイッチの入力信号取り込み間
隔などのタイミング処理を施している。

パチンコ機は通常複数台を並設して使用され、その筺体
内には演算処理手段および前記機構部などが収容されて
いる。そして、これらのパチンコ機は長時間にわたって
粛続稼動されるため、上記演算処理手段は自己の発熱と
、他の電子部品および前記機構部（特にモータ）の発熱
とによって、極めて高い温度まて上昇する。

さらに、前記機構部はその作動時に接点ノイズを発生さ
せ、同時に電源電圧を降下させる。

この電圧降下か大きいときには演算処理手段が正常に機
能せず、上記誤動作を発生させる。このように、パチン
コ機に使用される演算処理手段は、長時間にわたって厳
しい環境下で使用されるため、前記通常環境用の誤動作
対策をパチンコ機の演算処理手段に使用することは不適
である。

従来、第２図に示すように、演算処理手段（ＣＰＬＩ）
２１のリセット端子２２に、リセット信号を周期的に発
生させるリセット信号発生回路２３を接続し、所定時間
毎に演算処理手段２１を初期化するものか提案された（
＃開閉６１−２５９６８５号公報参照）。

この公報に開示された技術は、クロック発生回路２４か
ら出力する基本タロツクを、リセット信号発生回路２コ
により分周して−Ｆ記ソリセット信号発生させる。そし
て、上記リセット信号の発生周期を演算処理手段２１の
単位当りのプログラム処理に要する時間より長い周期に
設定し、前記リセット信号か発生する毎に演算処理手段
２１を初期化して、前記誤動作の発生に対処するもので
ある。また、前記リセット信号は前記タイマクロックと
しても使用していた。なお、前記゛電圧降下に起因する
演算処理手段２１の誤動作対策を考慮したものはない。

（９，明が解決しようとする課題）しかしながら、特開昭６１−２５９６８５号公報に開示
された技術は、演算処理手段を周期的に初期化し、この
初期化は演算処理手段か正常作動している場合にも施さ
れていた。このため、プログラム処理が断続的になり効
率か悪い。

また、リセット信号は前記タイマクロックとして使用さ
れていたので、単位当りのプロクラムをリセット信号ま
たは前記タイマクロックの周期内に完結するように作成
しなければならず、プログラム作成上の制限か大きかっ
た。

したがって、演算処理手段の前記誤動作に即座に対応す
るとともに、プログラム作成上、の制限を緩和したパチ
ンコ機の制御装首の提供を目的としている。

（課題を解決するための手段）本発明は上記目的を達成するために、パチンコ機（図示
省略）と、パチンコ機の制御信号を演算処理するととも
に演算処理の正否か表わされた正否信号を発生する演算
処理手段２とを交信可歳に接続し、演算処理手段２と演
算処理手段２の基本クロックを発生させるクロック発生
回路９とを接続し、前記正否信号の発生に応じて演算処
理手段２を初期化する演算監視手段４と、演算処理手段
２の電源電圧か所定値から外れたときに演算処理手段２
を初期化する電源電圧監視手段５と、前記基本クロック
を分周することによって前記演算処理への割込信号を所
定周期で発生させる割込信号発生手段３とを演算処理手
段２に接続したことを特徴とするものである。

（作用）本発明は上記の様に構成したので、演算監視手段４は前
記演算処理に不都合があったとき、また電源電圧監視手
段５は前記電源電圧に不都合があったときに、それぞれ
演算処理手段２を初期化し、また割込信号発生手段３は
前記割込信号を演算処理手段２に入力する。このため、
演算処理手段２の前記演算処理の不良および電源電圧の
降下に起因する誤動作は、前記初期化によって即座に処
理が施される。

他方、割込信号発生手段３は前記割込信号を演算処理手
段２に単位当りの前記演算（プログラム）処理時間と無
関係な周期で入力するが・演算処理手段２は前記割込信
号の入力によって初期化がなされるのてはなく、クロッ
ク発生手段９の基本クロックに基いて割込処理かなされ
る。このため、単位当りのプログラムは前記割込信号の
周期内に当該プログラム処理を完結させるように作成さ
れる必要かない。

（実施例）以下に、本発明の一実施例を図面に基いて詳、細に説明
する。

ｌはパチンコ機（図示省略）の制御装置を構成する要部
を示している０水装置ｌは演算処理手段２と割込信号発
生手段３と演算監視手段４と電源電圧監視手段５とを主
構成とするものて、ほかには本装置ｌと前記パチンコ機
との整合を図るインターフェイス６、木製ｆｆ１ｌを作
動させるプログラムおよび各種データを格納したＲＯＭ
７およびアドレスデコーダ８をデータバスとアドレスバ
スとを介して接続し、クロック発生回路９をクロック端
子１０に接続しである。

クロック発生回路９は演算処理手段２の基本クロックを
発生させるものである。

演算処理手段２は前記パチンコ機を制御するものて、前
記パチンコ機は演算処理手段２か演算処理した制御信号
により制御され、演算処理り段２と前記パチンコ機とは
交信可能に接続しである。演算処理手段２のアドレスポ
ートにはアドレスデコーダ８が接続しである。

アドレスデコーダ８はアドレスポートから正しいアドレ
スデータか出力されたときに、演算処理か正しいことを
表わす正否信号を発生させて演算監視手段４に入力する
。この正否信号は単位当りのプログラムか実行される度
に発生されるもので、前記正否信号の発生間隔は１０　
ｍ　ｓ以内である。なお、この発生間隔は任意に変更す
ることかできる。また、前記正否信号はアドレスデコー
ダ８によって発生させること、およびアドレスデータの
出力に基いて発生させることに限定されるものではない
。

演算監視手段４は前記正否信号がｌ　Ｏｍ　ｓより長い
時間入力されないときのみ、演算処理手段２を初期化さ
せるリセット信号を演算処理手段２のリセット端子１１
に入力するものである。

また、リセット端子１１には電源電圧監視手段５か接続
してあり、電源電圧監視手段５は演算処理手段２の電源
端子１２に供給される電源電圧か所定値から外れたとき
に、前記リセット信号をｒｙＩｎ処理手段２のリセット
端子１１に入力する。

割込信号発生手段３はクロック発生回路９に接続されて
おり、クロック発生回路９から入力される基本タロ・ン
クを分周して前記演算処理を割込させる割込信号を所定
周期（４，０９６ｇ５）で発生させる１割込信号発生手
段３は演算処理手段２の割込端子１３に接続しである。

なお、前記割込信号と正否信号との発生周期は互いに関
連性を持たない。

つぎに、上記構成に係る本装置ｌによって前記パチンコ
機の制御を以下に説明する。

まず、本装置および前記パチンコ機の電源な投入すると
、′Ｉｔｉ、源電圧監視手段５に内蔵されたパワーオン
リセット回路（図示省略）か作動して、リセット信号を
リセット端子１１に入力する。これにより、演算処理手
段２は初期化されると同時に、演算処理手段２には前記
基本クロ・ンクおよび割込信号が入力される。そして、
演算処理手段２は前記割込信号をタイマクロックに使用
することにより、前記パチンコ機の制御を開始する。

なお、割込信号発生手段３は前記割込信号すなわちタイ
マクロックを、ｒＡ算処理手段２に単位已りの前記演算
（プログラム）処理時間と無関係な周期で入力するが、
演算処理手段２は前記−１，ｌ送信号の入力によって、
初期化かなされるのではなくプログラム実行の割込処理
がなされる。

このため、単位当りのブロクラムに処理かなされている
最中であっても、前記パチンコ機の制御には何ら支障は
ないので、プログラムの作成および当該プログラム処理
時間は前記割込信号の周期に依存しない、同様に、プロ
グラム処理時間を短縮するために、前記割込信号の周期
を短くした場合にも、前記パチンコ機の制御に何ら支障
を与えるものではない。

つぎに、前記パチンコ機の制御開始に基いて、アドレス
デコーダ８は演算監視手段４に前記正否信号を入力する
ので、演算監視手段４は演算処理手段２の演算処理を正
常と判定し、リセット信号を発生させない。

他方、演算監視手段４は前記正否信号が１０ｍ５より長
い時間入力されないときに、演算処理手段２の演算処理
を異常と判定し、リセット信号をリセット端子１１に入
力する。このため、演算処理手段２は、周知のように当
該リセット信号が電源投入時のものでなく、作動中のも
のであることを判定したのち、所定のリセット処理を演
算処理手段２に施して初期化させる。

また、電源電圧監視手段５は演算処理手段２の電源端子
１２に供給される電源電圧か所定値から外れたとき、上
記同様に前記リセット信号をリセット端子１１に入力し
、演算処理手段２を初期化させる。

上記実施例はパチンコ機を例にその制御装この説明をし
たが、パチンコ機のみに限定されるものではなく、マイ
クロコンピュータを制御装置に使用した遊技機器であれ
ば、容易に当該発明を使用することができる。

（発明の効果）本発明は以上のように構成したものなので、演算処理不
良Ｓよび電圧降下に起因する誤動作か発生したときのみ
、即座に演算処理手段を初期化して正常状態に復帰する
ので、演算処理手段における無駄な初期化処理がなくな
る。

また、演算処理手段は割込信号に基いてタイマクロック
を作成するので、単位九りのプログラム処理時間に関し
プログラムの作成制限かなくなり、プログラム処理時間
のｍ縮か容易になる。さらに、パチンコ機の制御プログ
ラム作成の作業性が良好になり、生産性が向上する。

【図面の簡単な説明】

第１図は本発明の要部の構成を表わしたブロック図、第２図は従来例の構成を表わしたブロック図である。１・・・パチンコ機の制御装置２・・・演算処理手段　　３・・・割込信号発生１段４
・・・演算監視手段　　５・・・電源電圧監視手段９・
・・クロック発生回路、特許出願人　　平和工業株式会社

Claims

【特許請求の範囲】

パチンコ機と、該パチンコ機の制御信号を演算処理する
とともに該演算処理の正否が表わされた正否信号を発生
する演算処理手段とを交信可能に接続し、前記演算処理
手段と前記演算処理手段の基本クロックを発生させるク
ロック発生回路とを接続し、前記正否信号の発生に応じ
て前記演算処理手段を初期化する演算監視手段と、前記
演算処理手段の電源電圧が所定値から外れたときに前記
演算処理手段を初期化する電源電圧監視手段と、前記基
本クロックを分周することによって前記演算処理への割
込信号を所定周期で発生させる割込信号発生手段とを前
記演算処理手段に接続したことを特徴とするパチンコ機
の制御装置。