JPH10320080A - 情報処理装置のリセット回路およびリセット方法 - Google Patents
情報処理装置のリセット回路およびリセット方法Info
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- JPH10320080A JPH10320080A JP9130682A JP13068297A JPH10320080A JP H10320080 A JPH10320080 A JP H10320080A JP 9130682 A JP9130682 A JP 9130682A JP 13068297 A JP13068297 A JP 13068297A JP H10320080 A JPH10320080 A JP H10320080A
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- 238000000034 method Methods 0.000 title claims description 7
- 230000010365 information processing Effects 0.000 claims description 33
- 238000003745 diagnosis Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000002405 diagnostic procedure Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
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- 238000005457 optimization Methods 0.000 description 1
Abstract
(57)【要約】
【課題】 故障種類により、オペレータがリセットパル
スの発生箇所を自由に変更でき、故障種類に適した初期
化を行うことで装置の効率をあげる。 【解決手段】 ＬＳＩ２４および複数の拡張スロット２
１〜２３に対し各々割り当てられた複数のリセット信号
１１〜１４にＣＰＵからのリセットマスクコマンド３１
により個別にマスクを設定するリセットマスク回路３０
を備え、マスクの設定されていないリセット信号にだけ
リセットパルスを発行し、情報処理装置の再立ち上げ時
に発生する初期設定および初期診断を省略および簡略す
る。
スの発生箇所を自由に変更でき、故障種類に適した初期
化を行うことで装置の効率をあげる。 【解決手段】 ＬＳＩ２４および複数の拡張スロット２
１〜２３に対し各々割り当てられた複数のリセット信号
１１〜１４にＣＰＵからのリセットマスクコマンド３１
により個別にマスクを設定するリセットマスク回路３０
を備え、マスクの設定されていないリセット信号にだけ
リセットパルスを発行し、情報処理装置の再立ち上げ時
に発生する初期設定および初期診断を省略および簡略す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置のリ
セット回路およびリセット方法に関する。
セット回路およびリセット方法に関する。
【０００２】
【従来の技術】一般に情報処理装置のリセット手段とし
ては、電源リセット回路とソフトウェアリセット回路
（以下Ｓ／Ｗリセット回路と記述する）とプッシュスイ
ッチによるハードウェアリセット回路（以下Ｈ／Ｗリセ
ット回路と記述する）の３種類の要因があり、いずれも
初期化のため情報処理装置全体にリセットパルスを発行
し、初期設定および初期診断試験から実行している。
ては、電源リセット回路とソフトウェアリセット回路
（以下Ｓ／Ｗリセット回路と記述する）とプッシュスイ
ッチによるハードウェアリセット回路（以下Ｈ／Ｗリセ
ット回路と記述する）の３種類の要因があり、いずれも
初期化のため情報処理装置全体にリセットパルスを発行
し、初期設定および初期診断試験から実行している。
【０００３】初期設定とは、情報処理装置が動作する上
で最低限必要な機能の各ＬＳＩ（割り込み、タイマコン
トローラ等）を設定することを言い、初期診断試験と
は、情報処理装置が動作する上で最低限必要な機能の簡
単な機能試験であり、例としては、メモリ機能試験、Ｌ
ＳＩ等の試験のことを言う。
で最低限必要な機能の各ＬＳＩ（割り込み、タイマコン
トローラ等）を設定することを言い、初期診断試験と
は、情報処理装置が動作する上で最低限必要な機能の簡
単な機能試験であり、例としては、メモリ機能試験、Ｌ
ＳＩ等の試験のことを言う。
【０００４】情報処理装置における電源リセット回路の
ブロック図を図２に示す。電源リセット回路は、図２に
おいて情報処理装置１００の駆動電圧を５Ｖと仮定する
と、電源投入直後、駆動電圧が０Ｖから５Ｖに上がる
時、約４．２Ｖ〜４．６Ｖを認識すると電圧検出回路１
から、その情報をリセット発生回路２に伝達する。その
情報により、リセット発生回路２は、リセット信号３に
対し、ある一定時間、有効なリセットパルスを情報処理
装置１００の全体に発生する。また、瞬断等により４．
２Ｖ以下に電圧が降下した時もリセット信号３にリセッ
トパルスを発生する。
ブロック図を図２に示す。電源リセット回路は、図２に
おいて情報処理装置１００の駆動電圧を５Ｖと仮定する
と、電源投入直後、駆動電圧が０Ｖから５Ｖに上がる
時、約４．２Ｖ〜４．６Ｖを認識すると電圧検出回路１
から、その情報をリセット発生回路２に伝達する。その
情報により、リセット発生回路２は、リセット信号３に
対し、ある一定時間、有効なリセットパルスを情報処理
装置１００の全体に発生する。また、瞬断等により４．
２Ｖ以下に電圧が降下した時もリセット信号３にリセッ
トパルスを発生する。
【０００５】情報処理装置１００におけるＳ／Ｗリセッ
ト回路のブロック図を図２に示す。Ｓ／Ｗリセット回路
は、図２において情報処理装置１００で動作中のソフト
ウェア（アプリケーションソフトウェア）により異常が
検出され、オペレータからのキー打鍵等によりリセット
発生要求があった場合、ＣＰＵからリセットコマンド４
を発行する。リセット発生回路２は、リセットコマンド
４を受け取ることにより、リセット信号３に対し、リセ
ットパルスを情報処理装置１００の全体に発生する。
ト回路のブロック図を図２に示す。Ｓ／Ｗリセット回路
は、図２において情報処理装置１００で動作中のソフト
ウェア（アプリケーションソフトウェア）により異常が
検出され、オペレータからのキー打鍵等によりリセット
発生要求があった場合、ＣＰＵからリセットコマンド４
を発行する。リセット発生回路２は、リセットコマンド
４を受け取ることにより、リセット信号３に対し、リセ
ットパルスを情報処理装置１００の全体に発生する。
【０００６】情報処理装置１００におけるＨ／Ｗリセッ
ト回路のブロック図を図２に示す。Ｈ／Ｗリセット回路
は、ソフトウェアが暴走し、上記Ｓ／Ｗリセット回路が
正常に動作できない状態の時、プッシュＳ／Ｗ５を押下
（ＯＮ／ＯＦＦ）することにより、その変化情報をリセ
ット発生回路２に伝達することで、リセット信号３に対
し、リセットパルスを情報処理装置１００の全体に発生
する。
ト回路のブロック図を図２に示す。Ｈ／Ｗリセット回路
は、ソフトウェアが暴走し、上記Ｓ／Ｗリセット回路が
正常に動作できない状態の時、プッシュＳ／Ｗ５を押下
（ＯＮ／ＯＦＦ）することにより、その変化情報をリセ
ット発生回路２に伝達することで、リセット信号３に対
し、リセットパルスを情報処理装置１００の全体に発生
する。
【０００７】特開平５−１９７４５１号公報の情報処理
装置は、リセット種類に応じて適した初期化を行う発明
であるが、Ｈ／Ｗ的には情報処理装置全体に対して１本
のリセット信号で構成されており、プログラムにより、
最適化を行っている。
装置は、リセット種類に応じて適した初期化を行う発明
であるが、Ｈ／Ｗ的には情報処理装置全体に対して１本
のリセット信号で構成されており、プログラムにより、
最適化を行っている。
【０００８】
【発明が解決しようとする課題】上述した従来の情報処
理装置の３種のリセット回路は、情報処理装置全体にリ
セットパルスが発行されるため、初期診断試験および初
期設定が必ず実行される。間欠故障時、または、偶発故
障時も初期珍断試験および初期設定から実行されるた
め、そのたびに情報処理装置の再立ち上げを実行しなけ
ればならず、立ち上げに長い時間がかかるという欠点が
ある。
理装置の３種のリセット回路は、情報処理装置全体にリ
セットパルスが発行されるため、初期診断試験および初
期設定が必ず実行される。間欠故障時、または、偶発故
障時も初期珍断試験および初期設定から実行されるた
め、そのたびに情報処理装置の再立ち上げを実行しなけ
ればならず、立ち上げに長い時間がかかるという欠点が
ある。
【０００９】本発明の目的は、上記欠点を解消して、再
立ち上げ時間を短縮および省略することを可能とする情
報処理装置のリセット回路およびリセット方法を提供す
ることにある。
立ち上げ時間を短縮および省略することを可能とする情
報処理装置のリセット回路およびリセット方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明の情報処理装置の
リセット回路は、特定なＬＳＩおよび複数の拡張スロッ
トに対し各々割り当てられた複数のリセット信号にＣＰ
Ｕからのリセットマスクコマンドにより個別にマスクを
設定するリセットマスク回路を備え、マスクの設定され
ていないリセット信号にだけリセットパルスを発行する
ことを特徴とする。
リセット回路は、特定なＬＳＩおよび複数の拡張スロッ
トに対し各々割り当てられた複数のリセット信号にＣＰ
Ｕからのリセットマスクコマンドにより個別にマスクを
設定するリセットマスク回路を備え、マスクの設定され
ていないリセット信号にだけリセットパルスを発行する
ことを特徴とする。
【００１１】本発明による情報処理装置は、ＣＰＵから
のリセットマスクコマンドの設定により、リセットパル
スを個別にマスクできるリセットマスク回路と特定なＬ
ＳＩおよび複数の拡張スロットに割り当てられた複数の
リセット信号で構成され、情報処理装置全体のリセット
による初期設定および初期診断を簡易化できる。その結
果、情報処理装置の高速化が可能となり、円滑な使用環
境を提供する。
のリセットマスクコマンドの設定により、リセットパル
スを個別にマスクできるリセットマスク回路と特定なＬ
ＳＩおよび複数の拡張スロットに割り当てられた複数の
リセット信号で構成され、情報処理装置全体のリセット
による初期設定および初期診断を簡易化できる。その結
果、情報処理装置の高速化が可能となり、円滑な使用環
境を提供する。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１３】図１は、本発明のリセット回路の実施の形
態を示すブロック図である。図１と従来の技術で参照し
た図２とを比較すると、図２の情報処理装置１００で
は、情報処理装置１００全体に共通な１個のリセット信
号で構成されているが、図１の情報処理装置１０１で
は、拡張スロット２１、拡張スロット２２、拡張スロッ
ト２３およびＬＳＩ２４に割り当てられた複数のリセッ
ト信号で構成されている。
態を示すブロック図である。図１と従来の技術で参照し
た図２とを比較すると、図２の情報処理装置１００で
は、情報処理装置１００全体に共通な１個のリセット信
号で構成されているが、図１の情報処理装置１０１で
は、拡張スロット２１、拡張スロット２２、拡張スロッ
ト２３およびＬＳＩ２４に割り当てられた複数のリセッ
ト信号で構成されている。
【００１４】また、図１のリセット回路では、リセット
マスク回路３０が追加され、上述した拡張スロット２
１、拡張スロット２２、拡張スロット２３に割り当てら
れた、リセット信号１１、リセット信号１２、リセット
信号１３をＣＰＵからのリセットマスクコマンド３１の
設定により、リセットパルスが発生しないように自由に
マスクできる。
マスク回路３０が追加され、上述した拡張スロット２
１、拡張スロット２２、拡張スロット２３に割り当てら
れた、リセット信号１１、リセット信号１２、リセット
信号１３をＣＰＵからのリセットマスクコマンド３１の
設定により、リセットパルスが発生しないように自由に
マスクできる。
【００１５】次に、動作について説明する。従来の技術
で説明した内容は省略し、従来の技術と異なる点につい
て説明する。拡張スロット２１、拡張スロット２２、拡
張スロット２３、ＬＳＩ２４にそれぞれ割り当てられた
リセット信号１１、リセット信号１２、リセット信号１
３、リセット信号１４にリセットパルスを出力するリセ
ットマスク回路３０に対し、ＣＰＵからリセットマスク
コマンド３１を発行し、マスク設定する。リセットマス
ク回路３０は、マスク設定されたリセット信号には、リ
セットパルスを出力させない構成となっている。
で説明した内容は省略し、従来の技術と異なる点につい
て説明する。拡張スロット２１、拡張スロット２２、拡
張スロット２３、ＬＳＩ２４にそれぞれ割り当てられた
リセット信号１１、リセット信号１２、リセット信号１
３、リセット信号１４にリセットパルスを出力するリセ
ットマスク回路３０に対し、ＣＰＵからリセットマスク
コマンド３１を発行し、マスク設定する。リセットマス
ク回路３０は、マスク設定されたリセット信号には、リ
セットパルスを出力させない構成となっている。
【００１６】例として、拡張スロット２１に実装されて
いる特定オプションボード５１が、明らかに偶発故障、
または間欠故障でエラーと判断された場合、特定オプシ
ョンボード５１を実装する拡張スロットに割り当てられ
たリセット信号１１以外のリセット信号（リセット信号
１２、リセット信号１３、リセット信号１４、リセット
信号１５）に対し、ＣＰＵからリセットマスクコマンド
３１を発行し、マスクをかけ、Ｓ／ＷリセットおよびＨ
／Ｗリセットを発行する。そうすることにより、特定オ
プションボード５１のリセット信号１１にだけにリセッ
トパルスが発生し、情報処理装置１０１の再立ち上げを
実行せずに、特定オプションボード５１だけの初期設定
およびソフトウェアの組み込みだけで、正常動作に復帰
する場合もある。
いる特定オプションボード５１が、明らかに偶発故障、
または間欠故障でエラーと判断された場合、特定オプシ
ョンボード５１を実装する拡張スロットに割り当てられ
たリセット信号１１以外のリセット信号（リセット信号
１２、リセット信号１３、リセット信号１４、リセット
信号１５）に対し、ＣＰＵからリセットマスクコマンド
３１を発行し、マスクをかけ、Ｓ／ＷリセットおよびＨ
／Ｗリセットを発行する。そうすることにより、特定オ
プションボード５１のリセット信号１１にだけにリセッ
トパルスが発生し、情報処理装置１０１の再立ち上げを
実行せずに、特定オプションボード５１だけの初期設定
およびソフトウェアの組み込みだけで、正常動作に復帰
する場合もある。
【００１７】また、情報処理装置１０１の本体制御部の
ＬＳＩ２４が、明らかに偶発故障、または間欠故障と判
断された場合、ＣＰＵからのリセットマスクコマンド３
１をリセット信号１１、リセット信号１２、リセット信
号１３にマスクをかけ、拡張スロット側にリセットパル
スを出力させないように設定する。その後、Ｓ／Ｗリセ
ットまたはＨ／Ｗリセットを発行する。
ＬＳＩ２４が、明らかに偶発故障、または間欠故障と判
断された場合、ＣＰＵからのリセットマスクコマンド３
１をリセット信号１１、リセット信号１２、リセット信
号１３にマスクをかけ、拡張スロット側にリセットパル
スを出力させないように設定する。その後、Ｓ／Ｗリセ
ットまたはＨ／Ｗリセットを発行する。
【００１８】そうすることにより、Ｓ／Ｗによる手順に
もよるが、拡張スロットに実装されていた特定オプショ
ン全ての初期設定の簡略化が可能となる。
もよるが、拡張スロットに実装されていた特定オプショ
ン全ての初期設定の簡略化が可能となる。
【００１９】
【発明の効果】以上説明したように、本発明の情報処理
装置のリセット回路は、偶発故障、または間欠故障が発
生した場合に、個別にリセットパルスを発生したり、ま
たは、個別にリセットパルスをマスクすることが可能と
なるため、再立ち上げの省略および再立ち上げ時間の短
縮ができ、情報処理装置の高速化の向上を図ることがで
きるという効果を有する。
装置のリセット回路は、偶発故障、または間欠故障が発
生した場合に、個別にリセットパルスを発生したり、ま
たは、個別にリセットパルスをマスクすることが可能と
なるため、再立ち上げの省略および再立ち上げ時間の短
縮ができ、情報処理装置の高速化の向上を図ることがで
きるという効果を有する。
【図１】本発明のリセット回路の実施の形態を示すブロ
ック図である。
ック図である。
【図２】従来のリセット回路の実施の形態を示すブロッ
ク図である。
ク図である。
１ 電圧検出回路 ２ リセット発生回路 ３，１１，１２，１３，１４ リセット信号 ４ リセットコマンド ５ プッシュＳ／Ｗ ２１，２２，２３ 拡張スロット ２４ ＬＳＩ ３０ リセットマスク回路 ３１ リセットマスクコマンド ５１ 特定オプションボード １００，１０１ 情報処理装置
Claims (4)
- 【請求項１】情報処理装置のリセット回路において、 特定なＬＳＩおよび複数の拡張スロットに対し各々割り
当てられた複数のリセット信号にＣＰＵからのリセット
マスクコマンドにより個別にマスクを設定するリセット
マスク回路を備え、マスクの設定されていないリセット
信号にだけリセットパルスを発行することを特徴とする
情報処理装置のリセット回路。 - 【請求項２】電源リセットまたはソフトウェアリセット
またはハードウェアリセットにより前記リセットパルス
を発行することを特徴とする請求項１記載の情報処理装
置のリセット回路。 - 【請求項３】情報処理装置のリセット方法において、 特定なＬＳＩおよび複数の拡張スロットの各々に対しリ
セット信号を割り当て、ＣＰＵからのリセットマスクコ
マンドにより、リセット信号に個別にマスクを設定し、
マスクの設定されていないリセット信号にだけリセット
パルスを発行することを特徴とする情報処理装置のリセ
ット方法。 - 【請求項４】電源リセットまたはソフトウェアリセット
またはハードウェアリセットにより前記リセットパルス
を発行することを特徴とする請求項３記載の情報処理装
置のリセット方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130682A JPH10320080A (ja) | 1997-05-21 | 1997-05-21 | 情報処理装置のリセット回路およびリセット方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130682A JPH10320080A (ja) | 1997-05-21 | 1997-05-21 | 情報処理装置のリセット回路およびリセット方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10320080A true JPH10320080A (ja) | 1998-12-04 |
Family
ID=15040102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9130682A Pending JPH10320080A (ja) | 1997-05-21 | 1997-05-21 | 情報処理装置のリセット回路およびリセット方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10320080A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010277514A (ja) * | 2009-06-01 | 2010-12-09 | Nec Corp | コンピュータシステム、及びコンピュータシステムの障害処理方法 |
| JP2012093978A (ja) * | 2010-10-27 | 2012-05-17 | Funai Electric Co Ltd | 電子機器装置 |
| JP2016207074A (ja) * | 2015-04-27 | 2016-12-08 | シャープ株式会社 | システム起動回路、電気機器およびテレビジョン装置 |
| IT202200006458A1 (it) * | 2022-04-01 | 2023-10-01 | Stmicroelectronics Application Gmbh | Sistema di elaborazione, relativo circuito integrato, dispositivo e procedimento |
-
1997
- 1997-05-21 JP JP9130682A patent/JPH10320080A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010277514A (ja) * | 2009-06-01 | 2010-12-09 | Nec Corp | コンピュータシステム、及びコンピュータシステムの障害処理方法 |
| JP2012093978A (ja) * | 2010-10-27 | 2012-05-17 | Funai Electric Co Ltd | 電子機器装置 |
| JP2016207074A (ja) * | 2015-04-27 | 2016-12-08 | シャープ株式会社 | システム起動回路、電気機器およびテレビジョン装置 |
| IT202200006458A1 (it) * | 2022-04-01 | 2023-10-01 | Stmicroelectronics Application Gmbh | Sistema di elaborazione, relativo circuito integrato, dispositivo e procedimento |
| EP4254130A1 (en) * | 2022-04-01 | 2023-10-04 | STMicroelectronics Application GmbH | Processing system, related integrated circuit, device and method |
| US12253562B2 (en) | 2022-04-01 | 2025-03-18 | Stmicroelectronics Application Gmbh | Processing system, related integrated circuit, device and method |
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